|
|
|
|
ارایه یک مدار جدید قفل‌کننده D حالت جریان فوق سریع با CMOS سیلیکانی
|
|
|
|
|
|
|
|
نویسنده
|
موسوی میرکلایی سید محمد رضا ,رافعی مجید
|
|
منبع
|
صنايع الكترونيك - 1393 - دوره : 5 - شماره : 1 - صفحه:27 -34
|
|
چکیده
|
در این مقاله به بررسی قفل‌کننده d منطق حالت جریان و نیز بهبود سرعت و عمل‌کرد آن پرداخته شده است. ساختار اولیه مدارهای قفل‌کننده d حالت جریانی، بارها دست‌خوش تغییرات شده است. سرعت و توان مصرفی دو هدف اصلی در طراحی این‌گونه مدارها محسوب می‌شود. در این کار دو ایده اصلی مطرح شده است، استفاده از بار فعال در مدار نگاه‌دارنده و استفاده از خازن ترانزیستوری در کوپلاژ ورودی و حذف اثرات فرکانس پایین. سلف فعال در خروجی، با حذف اثرات خازنی پاسخ مدار را بسیار سریع‌تر کرده و در نتیجه زمان‌های صعود و نزول بسیار کاهش یافته‌اند. تکنولوژی استفاده شده 90nm mixed-signal salicide (1p9m) و ولتاژ تغذیه مدار v 1 می‌باشد. در این شرایط با شبیه‌سازی‌های انجام شده مشخصه‌های مداری از قبیل تاخیر ps 11/1، زمان صعود ps 64/3 و زمان نزول ps 57/3 در فرکانس پالس ساعت ghz 10 با خروجی تفاضلی با v 464/0 نوسان قله به قله به دست آمده‌اند. توان ایستای مصرفی مدار حالت جریانی قفل‌کننده d تفاضلی ?w 200 می‌باشد. فرکانس کاری مدار قفل‌کننده d می‌تواند تا فرکانس‌های بالاتر از ghz 40 با جیتر زمانی قله به قله کمتر از f 400 بالا برود. این خصوصیات مدار ارایه شده را برای کاربردهای با فرکانس کاری بسیار بالا، در حد چند ده گیگاهرتز، کارآمد کرده است.
|
|
کلیدواژه
|
Ultra High-Speed Communication ,Current Mode ,Active Inductance ,D-Latch. ,Ultra High-Speed Communication ,Current Mode ,Active Inductance ,D-Latch
|
|
آدرس
|
دانشگاه علم و صنعت ایران, دانشگاه علم و صنعت, ایران, دانشگاه علم و صنعت ایران, دانشگاه علم و صنعت, ایران
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Authors
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|