طراحی یک تقویت‌کننده کم‌نویز سه ‌طبقه با روش استفاده مجدد از جریان و بهبود در عملکرد بهره و عدد نویز

این مقاله یک تقویت‌کننده کم‌نویز با بهبود عملکرد در عدد نویز و بهره با استفاده از سه ساختار استفاده مجدد از جریان را ارائه می‌دهد. در مدار پیشنهادی از سه طبقه آبشاری که به صورت سری قرار دارند، استفاده شده است. بین طبقه‌ها از دو سلف سری پیکینگ فناوری برای صافی بهره و عدد نویز استفاده شده است. در طبقه اول برای افزایش بهره از دو ساختار سورس‌مشترک که به صورت معکوس‌کننده است، استفاده شده است. در طبقه دوم از یک ساختار آبشاری با فیدبک مقاومتی استفاده شده است. این طبقه به دلیل استفاده از ساختار آبشاری با آرایش سورس‌مشترک باعث افزایش بهره، می‌شود. طبقه سوم برای کاهش عدد نویز و افزایش بهره استفاده شده است. در این طبقه، نویز ترانزیستورهای ورودی با عبور از ساختار آبشاری با آرایش سورس‌مشترک، (مدار معکوس‌کننده به صورت زوج (nmos و pmos ) با فیدبک مقاومتی است) عدد نویز مدار کاهش می‌یابد. مدار پیشنهادی در نرم‌افزار ads و در فنّاوری 18/0 میکرومتر سی‌ماس طراحی و شبیه‌سازی شده است. نتایج حاصل از شبیه‌سازی مدار پیشنهادی شامل بیشینه بهره 27 دسی‌بل و کمترین عدد نویز 1/1 دسی‌بل، نقطه برخورد مرتبه سوم dbm 9- و تلفات برگشتی کمتر از-8 دسی‌بل، توان مصرفی مدار 25/14 میلی‌وات، در حالی که ولتاژ تغذیه مدار 5/1 ولت است. این مدار در بازه فرکانسی 2 گیگاهرتز تا 5 گیگاهرتز کار می‌کند.

design of a three-stage low-noise amplifier using current-reuse technique with improved gain and noise figure performance

abstract this paper presents a three-stage low-noise amplifier (lna) with improved gain and noise figure (nf) performance using a current-reuse technique. the proposed circuit employs three cascaded amplifier stages connected in series. two series-peaking inductors are inserted between the stages to enhance gain flatness and noise performance across the operating bandwidth. in the first stage, two common-source (cs) transistors configured as an inverting amplifier are used to increase the overall voltage gain. the second stage adopts a cascode topology with resistive feedback, which provides additional gain and improves stability. the third stage focuses on noise reduction. in this stage, the noise sources of the input and second-stage transistors propagate through two distinct paths within the cascode configuration. in the main amplification path, the noise components from the previous stages appear in phase at the output, while in the auxiliary noise-canceling path, the same noise signals pass through a common-source transistor and appear at the output with a 180° phase shift. this destructive interference effectively cancels out the correlated noise components, thereby reducing the overall noise figure of the lna. the proposed circuit is designed and simulated using ads software in 0.18-µm cmos technology. simulation results show a maximum gain of 27 db, a minimum noise figure of 1.1 db, an iip3 of ?9 dbm, and an input return loss (s??) better than ?8 db. the total power consumption is 14.25 mw from a 1.5 v supply, and the circuit operates over a 2–5 ghz frequency range.