بهینه کردن مصرف توان و تاخیر در طراحی جمع‌کننده‌ی کامل بر پایه‌ی فناوری cmos

هدف مقاله حاضر بررسی بهینه کردن مصرف توان و تاخیر در طراحی جمع کننده ی کامل بر پایه ی فناوری cmos می باشد. ایده های مختلفی که در پیاده سازی مدارات جمع کننده وجود داشته، شبیه سازی شده اند. در پیاده سازی مدار سلول جمع کننده، در بعضی از مقالات، طبقات ورودی و در بعضی دیگر طبقات خروجی متفاوت است. در مقالات متفاوت از منطق های cmos مکمل، نسبتی، ترانزیستور عبوری مکمل، گیت های انتقال و تابع اکثریت استفاده شده است. در این مقاله، یک جمع کننده ی کامل بر مبنای فناوری cmos طراحی و توسط نرم افزار hspice شبیه سازی شده است. نتایج نشان می دهد که بهینه سازی مصرف توان و تاخیر در طراحی جمع کننده ی کامل با استفاده از روش پیشنهادی به شکل موثری انجام شده است و نتایج شبیه سازی، برتری جمع کننده ی پیشنهادی را نسبت به دیگر مدل ها نشان می دهد.

optimizing power consumption and delay in designing full adder based on cmos technology

abstract: the aim of this article is to investigate the optimization of power consumption and delay in the design of full adder based on cmos technology. different ideas that have existed in the implementation of adder circuits have been simulated. in the implementation of the adder cell circuit, in some articles the input classes are different and in some others the output classes are different. in different articles, complementary cmos logic, ratio, complementary pass transistor, transfer gates and majority function have been used. in this paper, a full adder based on cmos technology is designed and simulated by hspice software. the results show that the optimization of power consumption and delay in the design of the full adder has been done effectively using the proposed method, and the simulation results show the superiority of the proposed adder over other models.