طراحی تثبیت کننده ولتاژ با افت کم دیجیتالی با استفاده ازثبات تقریب متوالی ادغام شده با شمارنده‌ی بالا-پایین شمار

در این مقاله یک تثبیت کننده با افت ولتاژ کم (low-dropout) دیجیتالی با استفاده ازثبات تقریب متوالی (successive approximation register) ادغام شده با شمارنده‌ی بالا-پایین شمار (up-down counter) طراحی شده است. در این طراحی از سه مقایسه گر برای مقایسه ی ولتاژ خروجی با ولتاژ مرجع, استفاده شده است. لذا برای ولتاژ مرجع حد مجاز بالا و حد مجاز پایین در نظر گرفته شده است. با استفاده از این سه مقایسه‌گر میزان سطح ولتاژ خروجی نسبت به ولتاژ مرجع، مشخص می‌شود. چنانچه سطح ولتاژ خروجی کمتر از حد بالای ولتاژ مرجع و بیشتر از حد پایین ولتاژ مرجع باشد، شمارنده‌ی بالا-پایین شمار شروع به کار می‌کند و در غیر این صورت ثبات تقریب متوالی وارد عمل می‌شود. در این تثبیت کننده ولتاژ با استفاده از آرایه‌ی pmos، جریان بار خروجی، کنترل می‌شود و مقدار ولتاژ خروجی، به ولتاژ مرجع می‌رسد. با توجه به مدار پیشنهادی میزان فراجهش و فروجهش ولتاژ خروجی، کاهش می‌یابد که این امر باعث افزایش سرعت پاسخ گذرا می‌شود. در مدار پیشنهادی مقدار ولتاژ خروجی تثبیت شده نسبت به ولتاژ ورودی به اندازه‌ی 100 میلی‌ولت کاهش یافته است . مدار تثبیت کننده ولتاژ پیشنهادی در تکنولوژی 180 نانومتری cmos طراحی و شبیه سازی شده است. مقدار ولتاژ ورودی برای مدار پیشنهادی برابر با 0/7 ولت و مقدار ولتاژ خروجی برابر با 0/6 ولت در نظر گرفته شده است.

design of digital low-dropout voltage regulator using successive approximation register embedded with up-down counter

in this paper, a digital low drop-out (ldo) voltage regulator is designed using a successive approximation register (sar) embedded with the up-down counter. in this design, three comparators are used to compare the output of regulator with the reference voltage. therefore, for the reference voltage, the allowable high and low limits is used. using these three comparators, the level of output voltage relative to the reference voltage is determined. if the output voltage level is less than the upper limit and more than the lower limit of the reference voltage, the up-down counter will be worked, otherwise the sar will be applied. in this voltage regulator, the output load current is controlled using the pmos array and the output voltage level reaches the reference voltage. according to the proposed circuit, the level of sharp changes in output voltage is decreased, which increases the transient response speed. in the proposed circuit, the level of regulated output voltage is reduced by 100 mv compared to the input voltage. the proposed voltage regulator circuit is designed and simulated in 180nm cmos technology. the input voltage for the proposed circuit is 0.7v and the output voltage is 0.6v.