شبکه بر تراشه ی دوبعدی با مسیریاب ترکیبی

با کوچکتر شدن دائمی ابعاد تکنولوژی و افزایش چشمگیر در تعداد ترانزیستورها، معماران کامپیوتر برای استفاده ی بهینه از میلیاردها ترانزیستور بر روی یک تراشه منفرد به سراغ یکپارچه سازی تعداد زیادی از هسته های پردازشی در طراحی های خود رفتند، که این مسئله باعث شد که کلید عصر تعداد هسته های زیاد رقم بخورد. شبکه بر تراشه ها به عنوان یک راه حل کارآمد برای یکپارچه سازی تعداد زیادی از هسته های پردازشی به صورت مقیاس پذیر معرفی شدند. با این حال، مسیریاب ها در شبکه بر تراشه ها به دلیل ساختار پیچیده ای که دارند، توان و مساحت زیادی مصرف می کنند، و تحقیقات کنونی نشان می دهد که شبکه ی اتصالات، بیشتر بودجه ی توان مصرفی و مساحت تراشه ها را به خود اختصاص می دهند. در این تحقیق ساختار مسیریاب های کانال مجازی (متداول ترین مسیریاب در شبکه بر تراشه ها) با اینترفیس نوع جدیدی از شبکه بر تراشه ها به نام شبکه بر تراشه های بدون مسیریاب ترکیب شده است تا در ازای کاهش در کارایی در بعضی از ترافیک ها، توان مصرفی و مساحت مسیریاب بهبود پیدا کند. تا آن جایی که ما می دانیم، این اولین کاری است که از این رویکرد برای کاهش مساحت و توان مصرفی شبکه بر تراشه ها استفاده کرده است. مزیت اصلی این کار نسبت به شبکه بر تراشه ی بدون مسیریاب این است که این کار انعطاف پذیری بیشتری دارد و امکان رفتن به فضای سه بعدی را نیز فراهم می کند تا بتوان هسته های بیشتری را در فضای مساحت محدود تراشه یکپارچه سازی کرد. کار پیشنهادی با شبکه بر تراشه های مش و توروس دوبعدی با استفاده از شبیه سازهای garnet و dsent مقایسه شد و نتایج نشان می دهد که طرح ترکیبی در زمینه ی کارایی برای عرض لینک 64 بیت از 10 درصد بهبود تا 40 درصد تضعیف و برای عرض لینک 128 بیت، از 4 تا 35 درصد تضعیف در مقایسه با مش داشته است. شبکه ی ترکیبی در مقایسه با شبکه ی مش، 30 درصد کاهش در مساحت و 3 درصد کاهش در توان مصرفی داشته است. در مقایسه با شبکه ی توروس تاشده، شبکه ی ترکیبی 30 تا 50 درصد کاهش در مساحت و 20 تا 30 درصد کاهش در توان مصرفی (به ترتیب برای عرض لینک 64 بیت و 128 بیت) داشته است.

two-dimensional network-on-chip with hybrid routers

the constant shrinkage of technology sizes and significant increase in the number of transistors have led computer architects to integrate a large number of processing cores into their designs to make optimal use of billions of transistors available on a single chip. this has led to the many-core era. on-chip networks (nocs) were introduced as an efficient solution for integrating many processing cores in a scalable manner. however, on-chip routers consume a lot of power and area due to their complex structures. current research shows that interconnect networks consume most of the power and area budget of chips. in this research, the structure of virtual channel (vc) routers (the most common router in on-chip networks) has been combined with the interface of a new type of on-chip networks called routerless nocs. this approach reduces the power consumption and area of routers in exchange for a reduction in performance in some traffics. as far as we know, this is the first time an approach like this has been used to reduce the area and power consumption of on-chip networks. the main advantage of this work over routerless nocs is that it has more flexibility and also provides the possibility to go to three-dimensional space so that more cores can be integrated into the limited area available on a chip. the proposed work was compared with two-dimensional mesh and torus topologies using garnet and dsent simulators, and the results indicate that the hybrid design shows from 10% improvement to 40% degradation in performance for 64-bit link width, and a 4-35% degradation in performance for 128-bit link width compared to mesh. the hybrid network had a 30% reduction in area and a 3% reduction in power consumption compared to mesh. compared to the torus network, the hybrid network had a 30-50% reduction in area and a 20-30% reduction in power consumption for 64-bit and 128-bit link widths respectively.