طراحی و پیاده سازی مبدل دیجیتال به آنالوگ دلتا - سیگما 16 بیتی چند حالته با ساختار بهم ریخته زمانی چند کاناله و جبران سازی غیرآرمانی آن مبتنی بر fpga

در این مقاله، یک مبدل دیجیتال به آنالوگ دلتا - سیگما درجه دوم (dsm-dac) 16بیتی چند حالته با ساختار بهم ریخته زمانی (ti) در فرکانس مرکزی 4 گیگاهرتز و با پهنای باند 20 مگاهرتز به زبان توصیف سخت افزاری (vhdl) مبتنی بر fpga پیاده سازی شده است. معماری پیشنهادی تنها از یک فرکانس کلاک برای تولید سیگنال های فرکانس رادیویی (rf) استفاده می کند. مدولاتور دلتا-سیگما (dsm) درجه دوم با توانایی تنظیم مجدد دارای سه حالت پایین گذر (lp)، میانگذر (bp) در فرکانس 4/fs و بالاگذر (hp) برای سنتز سیگنال است. برای افزایش فرکانس نمونه برداری (fs)، ساختار 4 کاناله ti پیشنهاد شده است که هر کدام از کانالها در فرکانس 4/fs کار می کنند. از آنجایی که ضرایب ساده برای همه حالتها وجود دارد، عملیات ضرب را می توان با استفاده از یک بلوک شیفت دهنده انجام داد. یک چالش مهم در طراحی این نوع ساختارها، خطای چرخه وظیفه (dce) است. برای غلبه بر اثر خطای dce، با تنظیم مدار فیلتر و یکطرفه کردن باند فرکانسی عبور سیگنال بدون اضافه کردن سخت افزار اضافی و پیچیدگی مداری، راه حل جدیدی پیشنهاد شده است. در این روش با حذف اثر تصویر سیگنال مقادیر sndr و sfdr حتی برای حالت bp به طور قابل توجهی افزایش می یابد. چالش دیگر خطای عدم تطابق سلول های dac است. این خطا به دو روش میانگین گیری وزنی داده ها (dwa) و مرتب سازی تطبیق عناصر پویا (sdem) جبران سازی شده است. نتایج شبیه سازی در ise نشان می دهد که مقدار sndr برای حالت های lp، bp و hp به ترتیب برابر با 106.10، 105.65 و 104.95 db است.

design and implementation of a 16-bit multi-mode delta-sigma digital-to-analog converter with time-interleaved structure, multi-channel, and compensation of non-idealities based on fpga

in this research, a 16-bit multi-mode second-order delta-sigma modulator-digital-to-analog converter (dsm-dac) with a time-interleaved (ti) structure operating at a center frequency of 4 ghz and a bandwidth of 20 mhz has been implemented using vhdl on an fpga platform. the proposed architecture utilizes a single clock frequency for generating rf signals. the second-order dsm is reconfigurable, offering three filter modes: lp, bp at fs/4, and hp for signal synthesis. since the coefficients remain simple for all modes, multiplication operations can be achieved using a shifter block. to investigate the effect of duty-cycle-error (dce) and its compensation, various error values are applied to the modulator and compensation is performed. a novel solution is proposed to overcome the dce by adjusting the filter and unilaterally narrowing the signal passband without adding extra hardware complexity. this approach significantly enhances the sndr and sfdr of the dsm output, even for the bp mode. another challenge is the mismatch error in dac cells. this error is simulated and compensated using two methods: dwa and sdem. simulation results in ise demonstrate that the sndr values for lp, bp, and hp modes are 106.10, 105.65, and 104.95 db, respectively.