یک مدل جدید برای افزایش کارایی در شبکه روی تراشه نوری بر‎ ‎اساس الگوریتم ‏مسیریابی تطبیقی

توان مصرفی کمتر، پهنای باند ارتباطی بزرگ ‌تر و تاخیر کمتر از مزایای شبکه های نوری نسبت به ارتباطات الکتریکی است؛ اما چالش هایی مانند مسیریابی و هم‌بندی در این شبکه ها وجود دارد به ‌نحوی‌که برای ارسال داده، نیاز به پیمودن گام های زیادی است که باعث بزرگ‌تر شدن شبکه و اتلاف می شود. با پیچیده تر شدن و بزرگ‌تر شدن شبکه ها، در ساخت شبکه روی تراشه، مشکلاتی نظیر هزینه ارتباطات بین اجزاء و احتمال بروز هر خرابی غیر قابل ‌پیش‌بینی در مدارهای ارتباطی وجود دارد. از این ‌رو ارائه یک الگوریتم تحمل پذیر خطا، نقش مهمی در گسترش معماری شبکه روی تراشه دارد. در این مقاله، یک الگوریتم مسیریابی تطبیقی تحمل پذیر اشکال ارائه خواهد شد که هدف اصلی آن، ایجاد توانایی جهت تعامل با تعداد قابل ‌قبولی اِشکال بدون از کار انداختن گره های سالم در شبکه است. نتایج حاصل از شبیه سازی تاخیر پیام در روش پیشنهادی، برابر با ^-5 10× ‎ ‎ 1 و گرادیان برابر^-5 10× ‎ ‎ 1.169 به ازای epotch مساوی با 280 است که توانایی آن را در کاهش تاخیر بر روی شبکه اثبات می نماید. تغییر بسیار جزئی تاخیر پیام در ارزیابی روش پیشنهادی، نیز نشانگر قابل قبول بودن روش پیشنهادی است. همچنین، وجود برابر با ^-7 10× ‎ ‎ 1 و گرادیان برابر ^-3 10× ‎ ‎ 1.527 به ازای epotch مساوی با 350 در مقدار انرژی مصرفی، بیانگر کاهش انرژی مصرفی نسبت به روش های مرسوم در مراجع موجود است، هرچند احتمالا سربار سامانه پیشنهادی نسبت به برخی روش های قبلی افزایش می یابد.

a new model for enhancing efficiency in on-chip optical ‎networks based on adaptive routing algorithm

the lower power consumption, larger communication bandwidth, and reduced latency are advantages of optical networks over electrical communications. however, there are challenges in these networks, such as routing and connectivity issues, which result in increased network size and wastage. as networks become more complex and larger, building on-chip networks brings problems like communication costs between components and the likelihood of unpredictable failures in communication circuits. therefore, providing an error-tolerant routing algorithm plays a crucial role in the development of on-chip network architecture. in this article, an adaptive fault-tolerant routing algorithm will be presented, whose main objective is to create the ability to handle a reasonable number of faults without disrupting the healthy nodes in the network. the simulation results of message delay in the proposed method show a gradient norm equal to 1.1691e-5 and μ = 1e-8 for epoch=280, demonstrating its capability to reduce delay in the network. a very slight change in message delay in evaluating the proposed method also indicates the acceptability of the proposed method. moreover, the presence of a gradient of 1.527e-3 and μ = 1e-7 for epoch=350 in the energy consumption value indicates a reduction in energy consumption compared to conventional methods in existing references, although the proposed system may incur additional overhead compared to some previous methods.