بررسی رفتار نشست ولتاژ کنترل در مدارهای حلقه قفل فاز با در نظر گرفتن اثرات غیر ایده آل و حساسیت به تغییرات المان های مدار

در این مقاله به بررسی جامعی از چگونگی رفتار نشست ولتاژ کنترل در اسیلاتورهای کنترل شده با ولتاژ(vco) با در نظر گرفتن همه عوامل غیرایده‌آل در مدارهای حلقه قفل فاز پرداخته شده است. همچنین ساختارهای مختلف آشکار ساز فاز و تاثیر آنها بر روی سرعت قفل شدن مدار حلقه قفل فاز، ریپل ولتاژ کنترل و محدوده فرکانسی قفل با هم مقایسه خواهد شد. سه مدار حلقه قفل فاز با آشکا ساز فاز xor، آشکارساز rs-ff و آشکارساز فاز دینامیکی در این مقاله بررسی شدند. شبیه سازیها در تکنولوژی 180 نانو متر cmos و با منبع تغذیه 1/8 ولت انجام شد. نتایج شبیه سازی نشان می دهد محدوده عمل مدار حلقه قفل فاز شامل آشکار فاز دینامیکی با مدار پمپ بار نسبت به اثرات غیر ایده آل نسبت به مدار حلقه قفل فاز شامل آشکارساز فاز xor و مدار حلقه قفل فاز شامل آشکارساز فاز rs- ff جهش ولتاژ کمتری دارد. مدار حلقه قفل فاز شامل آشکارساز فاز دینامیکی در تکنولوژی 180 نانومتر cmos طراحی شده است و به ازای ولتاژ تغذیه ی 1/8 ولت محدوده فرکانسی 0/284 تا 3/33 گیگاهرتز و توان مصرفی 2/86 میلی وات و نویز فازی ( dbc/hz ) -118/8 به دست آمد.

a survey on settling behavior of control voltage in phase locked loop circuits considering non-ideal effects and sensitivity to circuit components variations

this paper comprehensively investigates how the control voltage settles in voltage controlled oscillators (vco) by considering all non-ideal factors in phase lock loop circuits. also, the different structures of the phase detector and their effect on the locking speed of the phase-locking loop circuit, the control voltage ripple and the locking frequency range will be compared. three phase locked loop circuits with xor detector, rs-ff detector and dynamic phase detector were investigated in this paper. the simulations were performed on 0.18 µm-cmos technology with a 1.8v power supply. the simulation results show that the operating range of the phase-locked loop circuit including dynamic phase detector with charge pump circuit has less ripple for the non-ideal effects compared to the phase-locked loop circuit including xor phase detector and the phase-locked loop circuit including rs-ff phase detector. of the phase-locked loop circuit including dynamic phase detector is designed using 180nm cmos technology and the simulation results show that for a supply voltage of 1.8v, frequency range is 0.284-3.33ghz, power consumption is 2.86mw and phase noise is -118.8dbc/hz.