ارائه یک نقاب گذاری بهینه برای پیاده سازی بدون تاخیر زمانی جعبه نشانی aes

یکی از روش های معمول برای مقابله با حملات کانال جانبی، روش نقاب گذاری است. ارائه یک روش نقاب گذاری امن و کارا برای پیاده سازی سخت افزاری الگوریتم های رمزنگاری به خاطر وجود گلیچ و تاثیر آن بر نشت اطلاعات، از موضوعات مهم در حوزه رمزنگاری کاربردی است که طی سالیان اخیر توجهات بسیاری را به خود جلب کرده است. یکی از این روش های ارائه شده که با فرض رخ دادن گلیچ ایمن است، روش پیاده سازی آستانه است که براساس آن، روش های متنوعی برای نقاب گذاری پیاده سازی الگوریتم های رمزنگاری یکی از روش های نقاب گذاری براساس طرح آستانه است که تاکنون برای پیاده سازی dom در سخت افزار ارائه شده است. طرح ارائه شده است. تاخیر زمانی زیاد، یکی از چالش هایی است که در این پیاده سازی وجود ،aes الگوریتم های رمزنگاری گوناگونی نظیردارد. با توجه به اهمیت تاخیر زمانی در برخی کاربردهای عملی، اخیراً محققین راهکارهایی را به منظور کاهش تاخیر زمانی و تعداد ارائه کرده اند که مبتنی بر حذف مرحله aes در پیاده سازی جعبه جانشانی dom بیتهای تصادفی موردنیاز برای نقاب گذاری به روش فشرده سازی است که علیرغم کاهش تاخیر زمانی و تعداد بیت های تصادفی موردنیاز منجر به افزایش مساحت جعبه جانشانی و همچنین افزایش تعداد سهم های خروجی میشود. هدف از ارائه این مقاله، بهبود طرح های پیشین برای پیاده سازی امن و بدون تاخیر است به گونه ای که ضمن حفظ ویژگی تاخیر زمانی صفر سیکل، مساحت موردنیاز و dom براساس طرح aes زمانی جعبه جانشانی همچنین تعداد سهم های خروجی برای پیاده سازی کاهش پیدا می کند. نتایج به دست آمده، نشان می دهد که در طرح پیشنهادی تعداد پیاده سازی fpga و asic سهم های خروجی 50 درصد کاهش پیدا کرده است. همچنین طرح پیشنهادی در این مقاله در بسترهای بیش از 46 درصد نسبت به کارهای پیشین کاهش یافته nangate 45nm با استفاده از کتابخانه asic شده است. مساحت پیاده سازی ها نیز 39 درصد lut نشان می دهد که تعداد xilinx virtex- با استفاده از دستگاه 5 fpga است. علاوه بر این نتایج پیاده سازی کاهش پیدا می کند.