طراحی خط تاخیر ترکیبی پهن باند برای استفاده در حلقه قفل تاخیر

برای داشتن نرخ داده‌ با پهنای‌باند وسیع در سیستم‌های مخابراتی نسل جدید نیاز به استفاده از تکنولوژی پیشرفتۀ مدیریت کلاک مانند حلقۀ قفل تاخیر(dll) می‌باشد. با پیدایش اینترنت اشیا سازمان‌ها به دنبال هوشنمند شدن هستند و توان مصرفی پایین و طراحی های جدید مورد تاکید همه سیستم‌های هوشمند است. با افزایش فرکانس و کارآیی سیستم‌های vlsi، طراحی سیستم توزیع کلاک دارای چالش‌های زیادی می‌شود، زیرا کیفیت کلاک تولید شده به نوعی تعیین کنندۀ کارآیی کل سیستم می‌باشد. کیفیت سیگنال‌ کلاک توسط چندین عامل از جمله فرکانس، فاز، دورۀ کارکرد، جیتر و انحراف کلاک تعیین می‌شود. هر یک از مدارهای آنالوگ و دیجیتال محدودیت‌هایی دارند که در صورت استفاده از dl آنالوگ یا دیجیتال تنها نمی‌توان کلاک با کیفیت بالا داشت. یکی از این ایده‌های مطرح شده برای افزایش کارآیی dlها، استفادۀ ترکیبی از مدارهای آنالوگ و دیجیتال در یک سیستم است. در این تحقیق یک خط تاخیر با استفاد از ترکیب مدارهای دیجیتال و آنالوگ، طراحی و سپس با استفاده از نرم‌افزار 2008 ads بر مبنای تکنولوژی 0/18µm tsmc cmosrfو ولتاژ تغذیۀ 1/8ولت در سطح ترانزیستور شبیه‌سازی شده است. برای بلوک خط تاخیر، سلول تاخیر با کنترل ترکیبی و مدار گرایشی پیشنهاد شده است که با استفاده از تغذیۀ بدنه امکان رسیدن به ورودی و خروجی خط به خط را فراهم کرده است. در نهایت مدار تاخیری با پهنای باند 840mhz و جیتر موثر3/7psec در 920mhz حاصل شده است، که در آن حداکثر توان مصرفی مدار در فرکانس 920mhz برابر 3/9mw میباشد.

Designing Wide-Band Mixed Delay-Line for using in Delay Locked Loop

Supporting the highest bandwidth data rates among new generation of communication devices requires advanced clock management technology such as DL (Delay Line). By introducing object internet increase of the system clock frequency poses some challenges in generating and distributing of the clock with low uncertainty and power, as clocks determine the overall performance of the chip. The generated signal quality determines by several factors as frequency, phase, period, jitter and clock variations. Both analog and digital circuits have some limitations which make it impossible to achieve high quality clock. One of the proposed solutions for performance improvement of DLs is the utilization of both analog and digital circuits in one system. In this thesis a low jitter and wide operation range MixedMode Delay Line presented. Body feed technique and proper bias circuit are used in the proposed multiphase Mixed Controlled DelayLine (MMCDL) to widen applicable range of control voltage, allow railtorail operation and overcome the nonlinearity of the conventional current starved delay element. Furthermore, two single ended current starved inverters are utilized in a differential structure to minimize the effect of the power supply and the substrate noise. In this way jitter and static phase error specifications are improved. The designed circuit is simulated in ADS software, using TSMC 0.18 um CMOS process at 1.8V supply voltage. Simulation outcomes indicate that the frequency range of the suggested DL is 80920 MHz. The rms jitter and power dissipation of the designed circuit at 920 MHz are 3.7psec and 3.9 mW respectively.