طراحی جدید برای جمع‌کننده کامل تک بیتی با سرعت بالا و حجم و توان مصرفی پایین در پردازنده‌های سیگنال دیجیتال

مدارات محاسباتی، از جمله جمع‌گرها به عنوان زیر ساخت مهمی برای طراحی بسیاری از کاربردها نظیر فیلترهای تطبیقی، مدولاتورها، کنترلرهای منطق فازی به کار می‌آیند، مداراتی که در بسیاری از صنایع از جمله ارتباطات راه دور، صنایع مخابراتی، صنایع نظامی و انتظامی و صنایع پزشکی مورد استفاده قرار می‌گیرند. داشتن یک طراحی ایده آل و بهینه به منظور افزایش سرعت عملکرد و کاهش توان مصرفی و سطح گیت اشغالی می‌تواند در جهت رشد و پیشرفت صنایع از اهمیت بالایی برخوردار باشد. در این مقاله با هدف افزایش سرعت و کاهش فضای اشغالی بر روی تراشه، طراحی جدیدی برای جمع‌کننده کامل تک بیتی پیشنهاد شده است، مدار پیشنهادی حداکثر با استفاده از 10 ترانزیستور در تکنولوژی cmos 0.18 μm، پیاده‌سازی شده است. این طراحی در مقایسه با طراحی‌های استاندارد دارای سرعت بالاتر و توان مصرفی کمتری می‌باشد. نکته‌ای که در این طراحی مورد توجه قرار گرفته است حذف تمام گیت‌های not از مسیر بحرانی است که باعث افزایش سرعت پیاده‌سازی می‌شود، در این روش تعداد و ظرفیت خازن‌های داخلی کاهش می‌یابد علاوه بر آن حذف جریان اتصال کوتاه باعث کاهش مصرف توان می‌شود. نتایج شبیه‌سازی در مقایسه با پیاده‌سازی‌های اخیر برتری‌های آن را نشان می‌دهد. در این مقاله از ولتاژ تغذیه 1.8 ولت، دما 27 درجه سانتی‌گراد و گوشه‌ها به طور پیش فرض tt استفاده شده است. نرم افزار مورد استفاده در این مقاله cadence ic design می‌باشد که صرفه جویی در مصرف انرژی را تا میزان 9% نشان می‌دهد.

A new design of low power and high-speed 1-bit full adder cells for digital signal processors

Computational circuits, including full adders, are used as an important base for the design and implementation of many applications such as adaptive filters, modulators, and fuzzy logic controllers. Having an optimal design with the aim of increasing the speed and reducing the power consumption can be the reason for the progress of industries and also improve the military power of the country. This article provides a new implementation for a 1Bit FullAdder Cell with 10 CMOS transistors. This design presents a higher speed and lowers power consumption compared to other standard 1bit full adder cells. Eliminating an inverter from the critical path accounts for its high speed while reducing the number and magnitude of the cell capacitances, in addition to eliminating the short circuit power component, account for its low power consumption. The simulation results show the advantages of the proposed design. In this paper, 0.18 μm technology, temp = 27 °C, a 1.8 V power supply, and TT corner are used. The software used in this article is Cadence IC Design, which will show the proposed circuit will save 9% of energy consumption.