|
|
|
|
طراحی حلقه قفل فاز با توان مصرفی کم و ثبات بالا درفرکانس 2/45 گیگا هرتز
|
|
|
|
|
|
|
|
نویسنده
|
اکبری شادی ,مناجاتی مهرناز
|
|
منبع
|
مهندسي برق و مهندسي كامپيوتر ايران - 1404 - دوره : 23 - شماره : 1 - صفحه:58 -68
|
|
چکیده
|
در این مقاله، طراحی و شبیه سازی حلقه قفل فاز (pll) با فرکانس مرکزی 2/45 گیگاهرتز ارائه شده است. این pll با استفاده از تکنولوژی 0/18 میکرون cmos و نرم افزار hspice شبیه سازی شده است. ساختار پیشنهادی شامل بلوک های اصلی مانند آشکارساز فاز، پمپ بار، فیلتر پایین گذر، نوسان ساز کنترل شده با ولتاژ و تقسیم کننده است. مقادیر دقیق پارامترهای مدار از طریق شبیه سازی های گسترده به دست آمده و برای دستیابی به عملکرد بهینه تنظیم شده اند. نتایج شبیه سازی نشان می دهند که این pll با توان مصرفی کمتر از 13/56 میلی وات، زمان قفل حدود 16 دوره تناوب فرکانس مرکزی، و نویز فاز dbc/hz -115 در فرکانس 1 مگاهرتز عملکردی پایدار و دقیق ارائه می دهد. این طراحی به دلیل پایداری بالا و مصرف انرژی کم، برای کاربردهایی مانند مودم های adsl، ارتباطات وای فای و دستگاه های پرتابل مناسب است.
|
|
کلیدواژه
|
تقسیمکننده فرکانس، حلقه قفل فاز، زمان قفل، سنتز کننده فرکانس، مودم adsl، نوسان ساز کنترل شونده با ولتاژ، نویز فاز
|
|
آدرس
|
دانشگاه تحصیلات تکمیلی صنعتی و فناوری پیشرفته, دانشکده مهندسی برق و کامپیوتر, ایران, دانشگاه تحصیلات تکمیلی صنعتی و فناوری پیشرفته, دانشکده مهندسی برق و کامپیوتر, ایران
|
|
پست الکترونیکی
|
m.monajati@gmail.com
|
|
|
|
|
|
|
|
|
|
|
|
|
|
design of a phase-locked loop with low power consumption and high stability at 2.45 ghz
|
|
|
|
|
Authors
|
akbari s. ,monajati m.
|
|
Abstract
|
this paper presents the design and simulation of a phase-locked loop (pll) with a center frequency of 2.45 ghz, implemented using 0.18 µm cmos technology and hspice simulation tools. the proposed pll architecture comprises key components including a phase detector, charge pump, low-pass filter, voltage-controlled oscillator, and frequency divider. circuit parameters were meticulously optimized through extensive simulations to ensure high performance. results demonstrate stable and precise operation, with a power consumption below 13.56 mw, a lock time of approximately 16 reference cycles, and a phase noise of −115 dbc/hz at 1 mhz offset. owing to its low power usage and robust stability, the design is well-suited for applications such as adsl modems, wi-fi communication systems, and portable electronic devices.
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|