>
Fa   |   Ar   |   En
   طراحی و شبیه‌سازی مقایسه‌کننده‌های دو دنباله توان پایین و با سرعت بالا  
   
نویسنده حیدری تبار اکبر ,آدرنگ حبیب اله ,قریشی صالح ,یوسفی رضا
منبع مهندسي برق و مهندسي كامپيوتر ايران - 1402 - دوره : 21 - شماره : 1 - صفحه:59 -65
چکیده    در یک مبدل آنالوگ به دیجیتال با توان کم و سرعت بالا، مقایسه‌کننده‌های دینامیکی با توان کم و سرعت بالا از نیازهای ضروری می‌باشد. این مقاله تحلیلی از ملاحظات تاخیر انتشار، سرعت، و توان مصرفی مقایسه‌کننده را ارائه می‌کند و عبارات تحلیلی مورد نظر تجزیه و تحلیل می‌شوند. با استفاده از معادلات ریاضی، می‌توان طراحی مقایسه‌کننده‌ها را درک نمود. بر اساس تحلیل ارائه شده، یک مقایسه‌کننده دینامیکی جدید با اصلاح مدار مقایسه‌کننده دو دنباله برای سرعت بالا و توان کم در ولتاژهای تغذیه کم بدون پیچیدگی طراحی مدار پیشنهاد شده است که منجر به کاهش قابل‌توجه در زمان تاخیر و در نتیجه افزایش سرعت می‌شود. نتایج شبیه‌سازی در فناوری cmos 0.18 میکرومتری نتایج تجزیه و تحلیل را اثبات می‌کند و نشان داده شده که مقایسه‌کننده دو دنباله پیشنهادی توان مصرفی را کاهش داده و سرعت را افزایش می‌دهد. نتایج شبیه‌سازی نشان می‌دهد که مقایسه‌کننده پیشنهادی تا فرکانس 2.5 گیگاهرتز با تاخیر 69 پیکوثانیه کار می‌کند و حدود 329 میکرووات را در ولتاژ تغذیه 1.2 ولت و انحراف استاندارد 7.8 میلی‌وات مصرف می‌کند.
کلیدواژه طراحی cmos، سرعت بالا، توان پایین، دو دنباله
آدرس دانشگاه آزاد اسلامی واحد نور, گروه مهندسی برق, ایران, دانشگاه آزاد اسلامی واحد نور, گروه مهندسی برق, ایران, دانشگاه آزاد اسلامی واحد نور, گروه مهندسی برق, ایران, دانشگاه آزاد اسلامی واحد نور, گروه مهندسی برق, ایران
پست الکترونیکی rezshahab@gmail.com
 
   design and simulation of a low power and high-speed cmos double-tail comparator  
   
Authors heidaritabar akbar ,adarang habib ,ghoreishi saleh ,yousefi reza
Abstract    the need for low power and high-speed adc pushes for dynamic comparators to reduce power consumption and maximize speed. this paper presents an analysis of delay, speed, and comparator considerations, and analytical expressions are derived. using the equation expressions, we can understand the design of comparators and make trade-offs. based on the presented analysis, a new dynamic comparator is proposed by modifying the circuit of the conventional tail comparator for high speed and low power at small supply voltages without complicating the circuit design, resulting in a remarkable reduction in delay time and incremental speed. simulation results in a 180 nm cmos technology confirm the analysis results. it is shown that the proposed conventional tail comparator reduces power consumption and increases speed. the simulation results show that the proposed comparator operates up to 2.5ghz with a delay of 69ps and consumes only 329 μw at a supply voltage of 1.2 v and an offset standard deviation of 7.8 mw.
 
 

Copyright 2023
Islamic World Science Citation Center
All Rights Reserved