بهبود سرعت، مساحت و توان مصرفی جمع‌کننده‌های مبتنی بر انتخاب رقم نقلی با استفاده از گروه‌بندی جدید

طراحی مسیر داده با مساحت و توان مصرفی کم و سرعت بالا برای سیستم‌های محاسباتی امروزی اهمیت بالایی دارد. جمع‌کننده‌ها یکی از اجزای اساسی مسیر داده سیستم‌های محاسباتی هستند که از میان آنها، جمع‌کننده مبتنی بر انتخاب رقم نقلی با داشتن سرعت مناسب، سربار مساحتی نیز به سیستم محاسباتی تحمیل می‌کند. یک عامل موثر بر سرعت این نوع جمع‌کننده نحوه گروه‌بندی آن با توجه به تاخیر اجزای آن است. در این مقاله، ابتدا با بهره‌گیری از یک مالتی‌پلکسر سریع و کوچک، تاخیر و مساحت مصرفی انواع معماری‌های موجود برای این نوع جمع‌کننده کاهش داده می‌شود. سپس با توجه به تجزیه و تحلیل تاخیر این جمع‌کننده و وابستگی آن به نوع مالتی‌پلکسر، یک گروه‌بندی جدید برای بهینه‌سازی تاخیر ارائه می‌گردد. نتایج پیاده‌سازی و آزمایش‌ها نشان می‌دهد اعمال گروه‌بندی و تغییرات پیشنهادی در انواع معماری‌های موجود برای جمع‌کننده مبتنی بر انتخاب رقم نقلی، منجر به کاهش مناسب تاخیر عملیات جمع نسبت به بهترین گروه‌بندی موجود می‌شود. به عنوان نمونه، مقدار کاهش تاخیر جمع‌کننده 32بیتی در معماری‌های بررسی‌شده بیش از 33 درصد است. علاوه بر این، میانگین کاهش در معیار حاصل‌ضرب توان مصرفی در تاخیر برای جمع‌کننده‌های مختلف 32 و 64بیتی استفاده‌کننده از گروه‌بندی پیشنهادی نسبت به بهترین گروه‌بندی موجود، به ترتیب برابر با 45 و 35 درصد بوده است.

Enhancing Speed, Area and Power Consumption of Carry Select Adders Using a New Grouping Structure

Design of lowcost and highspeed datapath is very important for current computing systems. The adders are the essential parts of datapaths in computing systems. Among different types of adders, the carry select adder (CSeA) has a high speed while having the area overhead, as well. A factor influencing the speed of this adder is the incorporated grouping structure dependent to its components' delay. In this paper, at first, the delay and area of different existing CSeA architectures are reduced by utilizing a fast and small multiplexer. Then, a new grouping structure is proposed for more delay reduction based on a delay analysis. Implementation and experimental results show that applying the proposed grouping and modifications on different CSeA architectures leads to a high delay reduction in the add operation compared to the best existing grouping structure. For example, the amount of delay reduction in the investigated 32bit CSeA architectures is more than 33%. In addition, the average reduction of powerdelayproduct criterion for 32bit and 64bit CSeAs utilizing the proposed grouping equals45% and 35%, respectively, compared to the CSeAs incorporating the current best grouping.