آنالیز و گسترش مدل فشرده زمان تاخیر انتشار گیت‌های nand فناوری cmos نانومتری در مقابل تغییرات آماری فرآیند ساخت
|
|
|
|
|
|
|
|
نویسنده
|
جوی‌پا حامد ,دیدبان داریوش
|
|
منبع
|
مهندسي برق و مهندسي كامپيوتر ايران - 1396 - دوره : 15 - شماره : 4 - صفحه:285 -292
|
|
چکیده
|
با کوچک‌شدن ابعاد ترانزیستور در مقیاس نانومتری، پارامترهای الکتریکی ترانزیستور دچار تغییرات آماری یا تصادفی می‌شوند و از طرفی تخمین دقیق تغییرات این پارامترها توسط شبیه‌سازهای اتمیستیک بسیار وقت‌گیر و هزینه‌بر است. در این مقاله برای اولین بار از مدل‌های تحلیلی جهت بررسی تاثیر تغییرات آماری فرایند ساخت بر پارامتر تاخیر انتشار یک گیت nand در فناوری 35 نانومتری cmos استفاده شده است. به عبارت دیگر با انتخاب دسته مناسبی از پارامترهای مدل تحلیلی، اثر تغییرات آماری بر روی زمان تاخیر انتشار، مورد مدل‌سازی و گسترش قرار گرفته است. همچنین مدل تحلیلی مورد استفاده در برابر تغییرات آماری فرایند ساخت صحت‌سنجی شده و با شبیه‌سازی‌های دقیق اتمیستیک مقایسه گردیده است. اگرچه مقادیر میانگین تاخیر انتشار در اثر انتخاب دسته پارامترهای آماری مختلف، حداکثر خطای 8/7% را در مقایسه با شبیه‌سازی‌های دقیق اتمیستیک ایجاد می‌نماید اما با اعمال رهیافت پیشنهادی می‌توان تا دقت 3/4%، انحراف معیار زمان تاخیر انتشار را در مقایسه با مدل اتمیستیک پیش‌بینی کرد. همچنین با بازتولید نرمال پارامترها، خطای انحراف معیار به 9/9% می‌رسد که در نهایت با پیشنهاد الگوریتم بازتولید نرمال پارامترها با لحاظ ضریب همبستگی، خطای انحراف معیار به 1/6% کاهش می‌یابد.
|
|
کلیدواژه
|
تغییرات آماری، زمان تاخیر انتشار، ضریب همبستگی، گیت nand، مدل اتمیستیک
|
|
آدرس
|
دانشگاه کاشان, دانشکده مهندسی برق و کامپیوتر, ایران, دانشگاه کاشان, دانشکده مهندسی برق و الکترونیک, ایران
|
|
پست الکترونیکی
|
dideban@kashanu.ac.ir
|
|
|
|
|
|
|