طراحی آرایه سیستولیکی برای اجرای الگوریتم sl0

معماری سیستولیکی یکی از پرکاربردترین معماری های پردازش موازی به حساب می آید. درآرایه سیستولیکی واحدهای alu بصورت آرایه کنار هم قرار می گیرند. آرایه سیستولیکی به صورت سنکرون عمل می کند بصورتی که با نگاشت مناسب ورودی ها به آن قادر است محاسبات دارای معادله بازگشتی را بطور موازی انجام دهد. در این مقاله آرایه سیستولیکی برای یکی از الگوریتم‌های استفاده‌شده در نمایش (تجزیه) تنک بنام الگوریتم sl0 طراحی شده و با شبیه سازی نرم افزاری مورد ارزیابی واقع گردید. نتایج حاکی از آن است اجرای الگوریتم مذکور با تک پردازنده با فرض 4 کلاک برای انجام هر بار معادله بازگشتی کلاکی معادل 4n^3+9.7n^2+3.2n+18لازم دارد در حالیکه انجام آن با آرایه سیستولیکی به دلیل انجام محاسبات به صورت موازی و پایپ لاین، کلاکی معادل 48n+32 لازم دارد. در این مقاله آرایه سیستولیکی برای یکی از الگوریتم‌های استفاده‌شده در نمایش (تجزیه) تنک بنام الگوریتم sl0 طراحی شده و با شبیه سازی نرم افزاری مورد ارزیابی واقع گردید. نتایج حاکی از آن است اجرای الگوریتم مذکور با تک پردازنده با فرض 4 کلاک برای انجام هر بار معادله بازگشتی کلاکی معادل 4n^3+9.7n^2+3.2n+18لازم دارد در حالیکه انجام آن با آرایه سیستولیکی به دلیل انجام محاسبات به صورت موازی و پایپ لاین، کلاکی معادل 48n+32 لازم دارد.

Designing Systolic Array for SL0 Algorithm Implementation

Systolic architecture is one of most important parallel processing architectures.In the systolic array, ALU units are arranged as an array. This array acts synchronously and executes the recursive equations in parallel by applying the proper input. In this paper, the systolic array for the SL0 is designed and simulated. Simulation results showed that the implementation of this algorithm with a single processor, assuming 4 clocks for executing each recursive equation, requires 4N ^ 3 + 9.7N ^ 2 + 3.2N + 18 clocks, while doing it with a systolic array requires 48n + 32 clocks due to parallel computing and pipelines.