طراحی و تولید یک کد احراز اصالت سخت‌افزاری با استفاده از تابع فیزیکی کپی‌ناپذیر داور و مدار مولد اعداد تصادفی بر روی تراشه fpga

یکی از چالش‌های مهم در امنیت سخت‌افزار مقابله با کپی‌سازی و استفاده از سخت‌افزارهای جعلی به جای سخت‌افزارهای اصلی و واقعی است. یکی از موثرترین روش‌های مقابله با این نوع حملات و محافظت از اصالت و امنیت فیزیکی بستر پیاده‌سازی الگوریتم‌های رمزنگاری، استفاده از توابع کپی ناپذیر فیزیکی یا پاف است. در این مقاله تحقق عملی یک پاف سیلیکونی مبتنی بر مالتی پلکسر موسوم به پاف داور بر روی تراشه‌های fpga از خانواده xilinx و ایجاد یک کد تصادفی سخت‌افزاری برای احراز اصالت تراشه گزارش شده است. ابتدا با استفاده از پاف، یک هسته اولیه 32 بیتی تصادفی تولید شده که از آن به‌عنوان مقدار اولیه یک شیفت رجیستر با بازخور خطی استفاده شده است. پس از آن با پیاده‌سازی یک مولد اعداد تصادفی مبتنی بر نوسان‌سازهای حلقوی بر روی تراشه fpga، جمع انحصاری خروجی‌های به‌دست‌آمده از شیفت رجیستر و مولد اعداد تصادفی و تصحیح دنباله خروجی با استفاده از تصحیح کننده وان نیومن یک کد 64 بیتی برای شناسایی منحصربه‌فرد تراشه پیاده‌سازی تولید شده است. طرح پیاده‌سازی شده به‌گونه‌ای است که کد تولیدشده به‌عنوان امضای پاف را غیرقابل کپی‌سازی، غیرقابل مدل‌سازی و غیرقابل بازسازی می‌سازد. نتایج پیاده‌سازی نشان داد که با استفاده مدار ذکرشده و مصرف تقریباً 15 درصد از سطح تراشه بورد استاندارد حملات کانال جانبی موسوم به ساکورا حاوی تراشه xc6slx75 spartan6، قادر به تولید یک کد 64 بیتی تصادفی برای شناسایی تراشه و استفاده از آن در پروتکل‌های احراز هویت به‌منظور تائید اصالت سخت‌افزار هستیم.

Design and Implementation of a Unique Authentication Code Using Arbiter Physically Unclonable Functions and RingOscillator Based Random Number Generator on FPGA

One of the most challenging issues in the field of hardware security is to protect the hardware from reverse engineering, counterfeiting and cloning. Using Physically Unclonable Functions (PUFs) is among the most efficient ways to improve security against these kinds of threats. In this work, we used a multiplexerbased or the socalled arbiter PUF to improve resilience of FPGAs from Xilinx family against these types of vulnerabilities. At first, a 32bit random code was generated as the initial seed for a linear feedback shift register (LFSR). Then, a 64bit unique authentication code was generated by XORing the outputs of the shift register and outputs of a ring oscillatorbased random number generator and passing out the result from the Von Neumann corrector. The scheme is implemented in such a way that the generated code is robust against reverse engineering or modeling, and therefore is unrecoverable. The implementation results, on SideChannel Attack User Reference Architecture (SAKURA GII) which includes XC6SLX75 demonstrated that the design utilizes almost 15% of FPGA resources to generate a 64bit unique authentication code.