طراحی رمزنگار AES با قابلیت تحمل‌پذیری خطا در بستر FPGA

الگوریتم رمزنگاری aes یا رایندال یکی از متداول‌ترین الگوریتم‌های رمزنگاری استاندارد است. از مشکلات الگوریتم رایندال، متفاوت بودن الگوریتم‌های رمزگذاری و رمزگشایی و نحوه پیاده‌سازی آن بر روی fpga است، از طرفی به علّت حساسیت عملیات رمزنگاری و رمزگشایی، نیاز به خروجی‌های عاری از خطا و بدون تاخیر (یعنی افزایش قابلیت اطمینان و قابلیت دسترسی) داریم. در این مقاله، ابتدا به بررسی مختصر الگوریتم رایندال پرداخته و سپس روش افزونگی استفاده شده جهت افزایش قابلیت اطمینان سیستم، مورد بررسی قرار خواهد گرفت؛ آنگاه روش‌های متفاوت پیاده‌سازی و مزایای پیاده‌سازی سخت‌افزاری را بررسی خواهیم کرد، سپس مدلی برای پیاده سازی این الگوریتم (شامل قسمت‌های رمزگذار و رمزگشا) برروی fpga ارایه خواهد شد که از نظر حجم سخت‌افزار مصرفی و نرخ گذردهی کارآمد است. برای دسترسی به اهداف بالا، پیاده‌سازی الگوریتم به صورت خط لوله برروی fpga انجام گرفته است. نتایج تحلیل رمزکننده و رمزگشای پیشنهادی گویای صحت عملکرد و کارایی مناسب این روش است. لازم به ذکر است این مدل در عین سادگی موجب افزایش قابلیت اطمینان، قابلیت دسترسی، کارایی، سرعت و امنیت داده‌ها می‌شود.