آنالیز آسیب پذیری مدارهای دیجیتال در برابر تروجان سخت افزار زمانی مبتنی بر عملگر خازنی

تروجان سخت افزاری یک نمونه از تهدیدهای امنیتی برای سخت افزار به شمار می آید که با اعمال تغییراتی مخفیانه در سخت افزار به اهداف مخرب خود می رسد. از روش های عمده مقابله با آن می توان به روش های شناسایی و طراحی برای امنیت نام برد. در روش های شناسایی، تکنیک های شناسایی تروجان سخت افزاری معرفی می شوند و در روش های طراحی برای امنیت تکنیک هایی برای شناسایی راحت تر و یا ممانعت از درج تروجان سخت افزاری ارائه می شوند. یک تروجان سخت افزاری هوشمند بایستی با در نظر گرفتن این موارد به صورت مخفیانه به سخت افزار ورود پیدا کند. با توجه به گستردگی تروجان های سخت افزاری، انتظار می رود زمینه های حضور تروجان های جدید بررسی شوند. در این مقاله سعی داریم با معرفی نمونه ی جدید تروجان سخت افزار زمانی که به کمک عملگر خازنی پیاده سازی می شود، به بررسی نقاط آسیب پذیر در برابر آن بپردازیم. تروجانی که با برهم زدن مقررات زمانی موجب خطای زمانی و رفتار نادرست سخت افزار می شود. از این رو نقاطی که در روش های شناسایی تروجان سخت افزاری ضعیف تر عمل می کنند، بررسی شده اند و بر اساس آن آنالیزی برای تحلیل آسیب پذیری مدارها مطرح شد. نتایج حاصل از آنالیز آسیب پذیری حاکی از آن است که تعداد نقاط آسیب پذیر مدارها در برابر تروجان سخت افزاری معرفی شده اندک هستند و می توان برای آن ها به دنبال روشی برای ایمن سازی در برابر این تروجان گشت.

Vulnerability Analysis of Digital Circuits against Capacitor-based Timing Hardware Trojan

Hardware Trojan is a hardware security threat that attempts to insert in the circuit and modifies the hardware stealthy. Trojan detection and design-for-trust are the main defensive strategies against hardware Trojan. The target of Trojan detection is to verify hardware Trojan and in design-for-security, the security techniques are presented for facilitating detection or preventing hardware Trojan insertion. In this work, we introduce a capacitor-based timing hardware Trojan (THT) model and then discuss how to analyze the vulnerability of gate-level circuits against such THT model. For THT that violates timing constraints in the circuit, the susceptible nets are recognized. Susceptible nets to THT are vulnerable nets in path-delay analysis and logic testing detection approaches and they are not detectable easily. The experimental results show that the number of vulnerable nets to the capacitor-based THT model is small enough so that a design-for-trust approach can be proposed.