بررسی استفاده از یک ساختار وارونگر کسکود شده به عنوان تقویت کننده بوستر در یک ساختار کسکود تنظیم شده با تکنولوژی 90 نانومتری cmos در یک گیرنده مخابراتی نوری کم توان برای نرخ داده 10 گیگابیت بر ثانیه

در این مقاله یک ساختار تقویت کننده امپدانس انتقالی بر پایه ساختارهای rgc با پهنای باند بالا و توان تلفاتی کم برای کار در یک سیستم گیرنده مخابرات نوری، ارائه شده است. در این ساختار، با اضافه کردن ساختار کسکود به یک وارونگر، و بهره بردن از آن به عنوان طبقه تقویت کننده rgc به عنوان یک شبکه فیدبک تمام فعال، خازن غالب ورودی ساختار گیرنده را ایزوله کردیم، و بدین صورت توانستیم با مصرف توان کمتری، به پهنای باند 6.4 گیگاهرتز دست یابیم. همچنین، در این ساختار از یک سلف به صورت فعال استفاده شده است تا با ایجاد رزونانس با خازن بار، پهنای باند مدار را افزایش دهد. بهره گیری از شکل فعال سلف به جای شکل پسیو آن، کاهش مساحت اشغالی بر روی تراشه را به همراه دارد. بدین صورت به دو روش ایزوله کردن خازن غالب ورودی و کاهش اثر خازن بار، توانستیم بدون نیاز به تزریق جریان بالا به مدار، پهنای باند آن را افزایش دهیم. نتایج شبیه سازی عملکرد مناسب مدار در نرخ بیت 10 گیگابیت بر ثانیه را به خوبی نشان می دهند. این مدار، تنها 1.6 میلی وات توان مصرف می کند که پهنای باندی برابر با 6.4 گیگاهرتز و بهره ای برابر با 40 دسی بل اهم را به ارمغان می آورد.

Survey of using a cascoded inverter as a booster amplifier in a regulated cascode circuit for the low power optical receiver applications for 10Gb/s bit rates using 90nm CMOS technology

In this paper, a low power and wideband Regulated Cascode (RGC)based Transimpedance Amplifier (TIA) is presented to be used for the short range optical receiver systems. In this structure, input dominant parasitic capacitance is isolated by adding a cascoded inverter amplifier as a fully active feedback network in the booster of an RGC amplifier. As a result, a 6.4 GHz bandwidth is obtained at a lower power consumption. In addition, for eliminating the effect of output parasitic capacitance by resonating with an inductor and widening the bandwidth, an active inductive load is implemented at the output node of the proposed TIA circuit. Therefore, considering two main points of isolation of input parasitic capacitance effect and reduction of load parasitic capacitance effect, bandwidth is increased without using a high amount of power consumption. Based on the results simulated in HSPICE using 90 nm CMOS technology, the proposed TIA can reach the data bit rate of 10Gb/s. In addition, the proposed TIA consumes only 1.6mW of power, and has the gain of 40dB Omega; across the 6.4 GHz of bandwidth.