|
|
|
|
a low-cost multi-sized hevc core transform using time-multiplexed dct architectures
|
|
|
|
|
|
|
|
نویسنده
|
younesi r. ,rastegar m. j. r. ,rastgarpour m.
|
|
منبع
|
journal of operation and automation in power engineering - 2022 - دوره : 10 - شماره : 2 - صفحه:143 -154
|
|
چکیده
|
High efficiency video coding (hevc) is one of the latest coding standards targeting high-resolution video contents. due to the high complexity of the existing hardware implementation, this paper presents the low-cost and efficient dct architectures for hevc, which are able to perform dct operation of multiple transform sizes in a single unified architecture. our objective is to reuse the hardware resources in a dct architectures using configurable constant multipliers as well as reducing the hardware cost and trading off between hardware complexity and efficiency. we propose three different shift-and-add units with different hardware cost and throughput. the main advantage of the proposed architectures over the existing architectures is a lower hardware and it can also perform dct transform of different transform units which is available in hevc standard. the experimental results over 90-nm technology show that the proposed 2d-dct architecture #1 archives the lowest hardware cost amongst the rest of the architectures with around 57% reduction in gate count, on average. the unfolded 2d-dct architectures #2 and #3 offer the moderate reduction in gate count around 47%, on average, with a moderate throughput. apart from architectures #1, #2, and #3, we also develop a reusable architecture by adding an extra (𝑁/2)-point dct alongside the main dct.
|
|
کلیدواژه
|
dct ,hevc ,low-cost ,multi-sized ,time-multiplexed
|
|
آدرس
|
islamic azad university, saveh branch, faculty of engineering, department of electrical engineering, iran, islamic azad university, saveh branch, faculty of engineering, department of electrical engineering, iran, islamic azad university, saveh branch, faculty of engineering, department of computer engineering, iran
|
|
پست الکترونیکی
|
m.rastgarpour@iau-saveh.ac.ir
|
|
|
|
|
|
|
|
|
|
|
|
|
|
طراحی هسته تبدیل کدگذاری ویدئو با کارایی بالا با سربار سخت‌افزاری پایین مبتنی بر ساختار تبدیل گسسته کسینوسی مالتی‌پلکس‌شده زمانی
|
|
|
|
|
Authors
|
یونسی رضا ,رستگار فاطمی جلال ,رستگار پور مریم
|
|
Abstract
|
کدگذاری ویدئو با کارایی بالا (HEVC) یکی از کدگذاریهای اخیر در حوزه محتواهای ویدئویی با کیفیت بشمار می‌رود. به دلیل پیچیدگیهای بالا در پیاده‌سازی سخت‌افزاری موجود برای این کدگذاری، این مقاله به بررسی و پیشنهاد یک سخت‌افزاری تبدیل گسسته کسینوسی مطلوب برای کدگذاری HEVC می‌پردازد که قادر است که تبدیل مربوط به اندازه بلوکها با ابعاد متغیر را در یک سخت‌افزار یکپارچه محاسبه نمود. هدف اصلی در این مقاله استفاده مجدد از منابع سخت‌افزاری در تبدیل گسسته کسینوسی با استفاده از ضرب‌کننده‌های ثابت قابل برنامه‌ریز می‌باشد. ضمن اینکه، کاهش میزان هزینه سخت‌افزاری و مصالحه بین پیچیدگی سخت‌افزاری و کارایی سخت‌افزاری از اهداف ثانویه این مقاله به شمار می‌رود. در این مقاله سه واحد سخت‌افزاری متفاوت شیفت‌دهنده جمع کننده با کارایی و پیچیدگی متفاوت ارائه شده است. مزایای اصلی این ساختار پیشنهادی نسبت به سخت‌افزارهای موحود کاهش سربار سخت‌افزاری است. علاوه بر آن، این سخت‌افزار می‌تواند تبدیل مربوط به بلوکهای ورودی با ابعاد متغیر را در یک سخت‌افزار انجام دهد. نتایج پیاده‌سازی با فناوری 90 نانومتر برای ساختار پیشنهادی حاکی از آنست که تبدیل گسسته کسینوسی دو بعدی پیشنهادی حدود 57 درصد کاهش در تعداد دروازه بکاررفته بصورت متوسط را نشان می‌دهد. ضمن اینکه، ساختار دو بعدی تانشده پیشنهادی شماره دو و سه کاهش مطلوبی را در تعداد دروازه بکاررفته حدود 47 درصد نشان می‌دهند. صرفنظر از ساختارهای پیشنهادی شماره یک تا سه، یک ساختار تبدیل با قابلیت استفاده مجدد با استفاده از یک بلوک N/2 نقطه‌ای اضافه پیشنهاد شده است که دارای بازده خروجی بالاتری نسبت به ساختارهای شماره یک تا سه است.
|
|
Keywords
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|