یک الگوریتم بسیار سریع برای شبیه‌سازی اِشکال تاخیر مسیر مدارهای دیجیتال بر اساس پیمایش موازی مسیر بحرانی

شبیه‌سازی اِشکال تاخیر مسیر روشی برای ارزیابی کیفیت آزمون است که در آن تعداد مسیرهای شناسایی شده توسط یک مجموعه آزمون مشخص می‌شود. زمان اجرای شبیه‌سازی اشکال تاخیر مسیر به تعداد کل مسیرهای یک مدار وابسته است. افزایش روز‌افزون بزرگی و پیچیدگی مدارات دیجیتال و رابطه نمایی تعداد مسیرها بر حسب تعداد دروازه‌های یک مدار، شبیه‌سازی اِشکال تاخیر مسیر را برای مدارات امروزی به عملیاتی زمان‌بر تبدیل کرده است. از این رو نیاز به وجود الگوریتم‌های سرعت بالاتر به شدت احساس می‌شود. روش‌های موجود شبیه‌سازی اِشکال تاخیر مسیر بخاطر زمان اجرای طولانی، عدم دقت و یا نیاز به سخت‌افزار خاص دچار مشکل هستند. در کار حاضر یک الگوریتم بسیار سریع برای شبیه‌سازی اِشکال تاخیر مسیر ارائه می‌شود که ضمن افزایش سرعت، دقت خود را نیز حفظ می‌کند و از طرفی برای اجرا به سخت‌افزار خاصی نیاز ندارد. این روش بطور همزمان از چند تکنیک مختلف برای افزایش سرعت استفاده می‌کند. برخی از این تکنیک‌ها مانند رهگیری مسیر بحرانی (جهت کوچک کردن فضای جستجو)، ساده‌سازی شروط انتشار تاخیر مسیر (برای کاهش حجم محاسبات) و ایجاد چک لیست آرایه‌ای (به منظور حذف عملیات مقایسه و جستجو هنگام ادغام لیست مسیرهای شناسایی شده) نوآوری محسوب می‌شوند و بکارگیری آنها در کنار تکنیک‌های شناخته شده مانند اندیس‌گذاری مسیرها (برای‌ جلوگیری از استخراج کامل مسیرها) و موازات 32 بیتی (جهت اعمال 32 بردار آزمون همزمان) باعث افزایش قابل توجه سرعت شده است. روش پیشنهادی بر روی تعدادی از مدارهای محک iscas85 و  itc99 آزمایش شده و نتایج ترکیب تکنیک‌های مختلف با یکدیگر و با تعدادی از کارهای گذشته مقایسه شده است. نتایج بدست آمده، تاثیر تکنیک‌های بکار رفته و بهبود حدود 186 برابری نسبت به کارهای دیگران را نشان می‌دهد.

A very fast algorithm for path delay fault simulation of digital circuit based on parallel critical path tracing

Path delay simulation is a method of assessing the quality of a test in which the number of paths detected by a given test set is determined. The execution time of the path delay fault simulation depends on the total number of paths in the circuit. Increasing the size and complexity of digital circuits and the exponential relationship between the number of paths and the number of gates in the today’s circuits has made path delay fault simulation a timeconsuming operation. Hence, high speed algorithms are extremely desirable. Existing methods of path delay fault simulation suffer from long execution time, inaccuracy or the need for special hardware. This paper proposes a very fast algorithm to simulate path delay faults, which improves the speed while maintaining its accuracy, and on the other hand does not require special hardware to run. This method concurrently uses a couple of different techniques to increase the speed. Some of these techniques like critical path interception (for reducing the search space), simplification of the conditions of propagation of path delay, (for reducing computations), and creation of checklist array (for removing comparison and search operations in merging recognized paths) are considered as our contributions. Applying such techniques alongside other wellknown techniques like path indexing (to prevent full path extraction) and 32bit parallelism (to concurrently employ 32 test vectors) led to increase the speed. The proposed method was applied to a number of ISCAS85 and ITC99 benchmark circuits, and the results of combining different techniques were compared with a number of previous studies. The obtained outcomes denote the impact of the applied techniques and 186fold improvement.