بهینه‌سازی سنتز مدارهای حسابی بر روی معماری های قابل بازپیکربندی درشت‌دانه

اﻓﺰاﯾﺶ ﻗﺎﺑﻠﯿﺖﻫﺎی ﻣﺪارﻫﺎی ﻣﺠﺘﻤﻊ و ﭘﯿﭽﯿﺪﮔﯽ ﺑﺮﻧﺎﻣﻪﻫﺎی ﮐﺎرﺑﺮدی، روشﻫﺎ و اﺑﺰارﻫﺎی ﻃﺮاﺣﯽ ﺳﺨﺖاﻓﺰار را ﺑﻪ ﺳﻤﺖ ﺳﻄﻮح ﺑﺎﻻﺗﺮی از اﻧﺘﺰاع ﺳﻮق داده اﺳﺖ. ﺳﻨﺘﺰ ﺳﻄﺢ ﺑﺎﻻ ﯾﮑﯽ از ﮐﻠﯿﺪیﺗﺮﯾﻦ ﮔﺎمﻫﺎ در اﻓﺰاﯾﺶ ﺳﻄﺢ اﻧﺘﺰاع اﺳﺖ و ﻫﺮ ﭼﻪ ﺗﻮﺻﯿﻒ اوﻟﯿﻪ در ﮐﺎرﺑﺮد ﻣﻮرد ﻧﻈﺮ ﭼﮑﯿﺪهﺗﺮ ﺑﺎﺷﺪ، ﺳﻨﺘﺰ ﺳﻄﺢ ﺑﺎﻻ ﮐﺎراﯾﯽ ﺑﯿﺸﺘﺮی ﺧﻮاﻫﺪ داﺷﺖ. ﮐﺎرﺑﺮدﻫﺎی ﺣﺴﺎﺑﯽ از ﺟﻤﻠﻪ ﮐﺎرﺑﺮدﻫﺎﯾﯽ ﻫﺴﺘﻨﺪ ﮐﻪ ورودی اوﻟﯿﻪ در آﻧﻬﺎ ﺑﺴﯿﺎر ﭼﮑﯿﺪه اﺳﺖ. در ﺳﺎل‌های اﺧﯿﺮ، ﺗﺤﻘﯿﻘﺎت ﮔﺴﺘﺮده‌ای در زمینه ﻃﺮاﺣﯽ ﺳﺎﺧﺘﺎرﻫﺎی ﻗﺎﺑﻞ ﺑﺎزﭘﯿﮑﺮﺑﻨﺪی حسابی ﺻﻮرت ﮔﺮﻓﺘﻪ اﺳﺖ. از آنجا که از یک سو اﺳﺘﻔﺎده ﻣﻮﺛﺮ از اﯾﻦ ﺳﺎﺧﺘﺎرﻫﺎ وابسته ﺑﻪ وﺟﻮد اﻟﮕﻮریتم‌ها و اﺑﺰارﻫﺎی ﻣﻨﺎﺳﺐ ﺟﻬﺖ ﭘﯿﺎدهﺳﺎزی ﻃﺮاﺣﯽ ﺑﺮ روی ﺳﺨﺖاﻓﺰار بوده و از سوی دیگر، ﭘﮋوﻫﺶ در زﻣﯿﻨﻪ ﺗﻮﺳﻌﻪ اﯾﻦ دﺳﺘﻪ از اﻟﮕﻮرﯾﺘﻢ‌ﻫﺎ بسیار اندک و محدود بوده است، در این مقاله روش‌هایی ﺑﺮای بهینه‌سازی ﺳﻨﺘﺰ ﺧﻮدﮐﺎر ﻣﺪارﻫﺎی ﺣﺴﺎﺑﯽ ﺑﺮ روی ﯾﮏ ﻣﻌﻤﺎری ﻗﺎﺑﻞ ﺑﺎزﭘﯿﮑﺮﺑﻨﺪی درﺷﺖداﻧﻪ شامل بهینه‌سازی نگاشت، تاخیر و مساحت اراﺋﻪ خواهد شد. بستر انتخاب شده برای اجرای الگوریتم پیشنهادی، معماری قابل بازپیکربندی درشت‌دانه dara می‌باشد که ﺑﺮای ﺣﺴﺎب دﻫﺪﻫﯽ ﺑﻬﯿﻨﻪﺳﺎزی ﺷﺪه اﺳﺖ. نتایج نشان می‌دهد که پیاده‌سازی برنامه محک telco بر روی این معماری با استفاده از روش‌های بهینه‌سازی پیشنهادی منجر به بهبود حدود 30 درصدی در مساحت می‌گردد.

synthesis optimization of arithmetic circuits on coarse-grain reconfigurable architecture

the increasing capabilities of integrated circuits and the complexity of applications have led hardware design methods and tools to higher levels of abstraction. highlevel synthesis is one of the key steps in increasing the level of abstraction, and the more concise the initial description in the intended application, the more efficient the highlevel synthesis will be. arithmetic applications are among the applications in which the initial input is very abstract. in recent years, extensive research has been conducted on the design of arithmetic reconfigurable architectures. since, on the one hand, the effective use of these architectures depends on the existence of appropriate algorithms and tools to implement the design on the hardware, and on the other hand, research on the development of these algorithms has been very limited, this paper will present methods for optimizing the automated synthesis of arithmetic circuits on a coarsegrained reconfigurable architecture. these optimizations include mapping optimization, delay optimization, and area optimization. the platform chosen to execute the proposed algorithm is the dara coarsegrained reconfigurable architecture, which is optimized for decimal arithmetic. the results show that implementing the telco benchmark on dara using proposed optimizations entails about 30% gain in the area of the circuit.