مدل سازی و کالیبره سازی مبنای خطی و غیرخطی بهره طبقات در مبدل های آنالوگ به دیجیتال خط لوله با استفاده از یک الگوریتم همبستگی اصلاح شده

عناصر مجتمع سازی شده در فرآیند ساخت مدار مجتمع کنونی، اغلب غیر خطی بوده و امکان دستیابی به تقارن کامل ساختاری را با مشکل مواجه می کنند. بدون استفاده از یک الگوریتم کالیبره سازی مناسب، این مساله باعث محدود شدن دقت تبدیل مبدل های آنالوگ به دیجیتال خط لوله می شود که عمدتا قابل قبول نمی باشد. در این شرایط، حداقل باید به میزان اختلاف تعداد بیت های قابل دستیابی و تعداد بیت های موردنیاز، از طبقات ابتدایی مبدل کالیبره سازی نمود. این مقاله، به مدل سازی خطای بهره طبقات در مبدل های آنالوگ به دیجیتال خط لوله می پردازد. سپس روش نوینی به منظور تخمین و کالیبره سازی مبنای غیرخطی خطا در طبقات ابتدایی ارائه می شود. قابلیت روش مورد نظر، در افزایش تعداد بیت موثر یک مبدل آنالوگ به دیجیتال 14 بیت و با فرکانس نمونه برداری ms/s 65، در فرآیند ساخت0.18µm cmos به اثبات می رسد. پس از کالیبره سازی، تعداد بیت موثر در فرکانس نایکویست از 8.1 بیت به 13.4 بیت به افزایش می یابد.

Modeling and Calibration of Linear and Nonlinear Gain Factors in Different Stages of Pipelined Analog-to-Digital Converters Using a Modified Correlation Algorithm

Most of the integrated components used in current CMOS integrated circuits (IC) technology are inevitably nonlinear. This issue complicates the matching between such elements, and affects strongly the performance of analog circuits. In data converters, the nonlinearity caused by employing nonlinear transistors lowers the overall resolution and may limit the number of bits to an unacceptable value. It can be demonstrated that the number of the stages that should be calibrated is equal to the difference between the maximum number of bits without calibration and the desired number of bits which should be calibrated. In this article, we modeled the main error sources of the gain factor in pipeline stages. A modified calibration technique is then applied to estimate and to calibrate the nonlinear gain factor of the primitive stages. The effectiveness of the proposed approach is verified through design and calibration of a 14bit 65MS/s converter in 0.18µm standard CMOS technology.