|
|
|
|
طراحی رجیستر فایل توان-پایین در فناوری 90 نانومتر cmos
|
|
|
|
|
|
|
|
نویسنده
|
آسیایی محمد
|
|
منبع
|
مدل سازي در مهندسي - 1397 - دوره : 16 - شماره : 54 - صفحه:69 -81
|
|
چکیده
|
عمده توان مصرفی در رجیستر فایلهای سریع مربوط به مسیرهای خواندن است که با استفاده از مدارهای دینامیکی پیاده سازی می‌شوند. از این‌رو، یک تکنیک مداری جدید در این مقاله پیشنهاد می‌شود که بدون کاهش چشمگیر سرعت و مصونیت در برابر نویز، توان مصرفی رجیستر فایل‌ها را کاهش می‌دهد. در مدار دینامیکی پیشنهادی، شبکه پایین‌کش به چند شبکه کوچکتر تقسیم می‌شود تا عملکرد مدار افزایش یابد. همچنین شبکه های پایین‌کش با استفاده از ترانزیستورهای nmos پیش بار می‌شوند تا دامنه نوسان ولتاژ و در نتیجه توان مصرفی کم شود. با استفاده از مدار پیشنهادی، یک رجیستر فایل با 64 کلمه 32 بیتی، دو پورت برای خواندن و یک پورت برای نوشتن پیاده سازی می‌شود. رجیستر فایلهای مورد مطالعه با استفاده از نرم افزار hspice در تکنولوژی 90 نانومتر cmos و با بکارگیری ترانزیستورهایی با ولتاژ آستانه کم شبیه سازی شدند. نتایج شبیه سازی برای رجیستر فایل‌ها نشان می‌دهند که تحت مصونیت در برابر نویز یکسان، توان مصرفی و تاخیر در رجیستر فایل پیشنهادی به ترتیب 37% و 36% نسبت به رجیستر فایل متداول کاهش یافته است.
|
|
کلیدواژه
|
رجیستر فایل، مدارهای دینامیکی، خطوط بیت محلی و سراسری، مصونیت در برابر نویز
|
|
آدرس
|
دانشگاه دامغان, دانشکده فنی و مهندسی, ایران
|
|
پست الکترونیکی
|
m.asyaei@du.ac.ir
|
|
|
|
|
|
|
|
|
|
|
|
|
|
LowPower Register File Design in 90nm CMOS Technology
|
|
|
|
|
Authors
|
Asyaei Mohammad
|
|
Abstract
|
The main portion of the power consumption in high speed register files is related to read out paths which are implemented using the dynamic circuits. For this reason, a new dynamic circuit technique is proposed in this paper to reduce the power consumption of the register files without significant speed and noise immunity degradation. In the proposed dynamic circuit, the pull down network is partitioned to the some smaller pull down networks to increase the circuit performance. Moreover, pulldown networks are precharged using NMOS transistors to reduce the voltage swing and hence decrease the power consumption. A 64word x 32bit 2read, 1write ported register file is implemented using the proposed circuit technique. Simulation of register files are performed using HSPICE simulator in lowVth 90nm CMOS technology model. Simulation results demonstrate 37% and 36% reduction in power and delay respectively at the same noise immunity compared to the conventional register file.
|
|
Keywords
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|