طراحی سلول حافظۀ sram با انرژی مصرفی کم و قابلیت محاسبه در حافظه برای اجرا شبکه‏های عصبی

در این مقاله یک سلول حافظۀ دسترسی تصادفی ایستا (sram) جدید 9 ترانزیستوری ارائه شده است. در این سلول حافظه، با جداسازی فرآیندهای خواندن از نوشتن، تقابل ذاتی بین این دو فرآیند که در ساختارهای مرسوم وجود دارد، حل شده است. سلول پیشنهادی توانایی اجرای محاسبات در حافظه را دارا است. برای افزایش حاشیۀ نویز نوشتن در ساختار پیشنهادی، از شیوۀ شناورسازی گرۀ داده استفاده شده است. این امر سبب جلوگیری از تقابل ترانزیستورها هنگام نوشتن داده در سلول می‌شود. همچنین، به منظور حل مشکل نوشتن ناخواسته در سلول های نیمه‏انتخابی، سیگنال بندی سطری و ستونی در طرح پیشنهادی در نظر گرفته شده است. برای ارزیابی کاربردی عملکرد سلول پیشنهادی، ساختار شبکۀ عصبی lenet 5 دودویی‏شده با بهره‏گیری از قابلیت محاسباتی سلول sram پیشنهادی شبیه‌سازی شده است. در این راستا، با بهره گیری از امکان محاسبۀ منطق‏های and/nand و or/nor و ترکیب آن ها برای اجرای گیت xnor در ساختار پیشنهادی، لایه های متفاوت شبکۀ lenet 5 پس از شبیه‏سازی در سطح مداری، به طور کامل به یکدیگر متصل می‏شوند و ساختار اجرا می شود. نتایج نشان می‏دهد میزان انرژی مصرفی ساختار پیشنهادی در مقایسه با ساختارهای مقایسه‏شده تا 46 درصد کمتر است.

design of a low energy sram cell capable of performing in memory computations with application in neural networks

this paper proposed a novel 9t sram cell. the key idea is to separate the write and read operations, resolving the inherent conflict in conventional cells like 6t sram cells. moreover, this cell is capable of performing in memory computation as well. in this design, the data node is floated during the write operation to improve the write margin, ensuring a non conflicting write operation within the cell. moreover, to overcome the half select issue, the design employs both row based and column based signaling. the performance of the proposed cell in an actual application is evaluated by simulating the lenet 5 neural network structure. based on the computational capabilities of the proposed cell, based on the in memory and/nand and or/nor boolean logic functions and the combination of them to perform xnor logic, the layers of the binarized lenet 5 network are implemented after circuit level simulation. the results demonstrate that the energy consumption of the proposed cell is significantly reduced by up to 46% compared to other existing structures.