پیاده‌سازی مدارهای دیجیتال روی تراشه‌های سه‌بعدی با استفاده از الگوریتم تبرید شبیه‌سازی‌شده

تراشه‌های سه‌بعدی در سال‌های اخیر به‌منزلۀ یک راه‌حل برای مجتمع‌سازی مدارهای الکترونیکی دیجیتال با اندازه‌ بسیار بزرگ مطرح شده‌اند. در این تراشه‌ها چند لایه‌ سیلیکونی روی هم قرار می‌گیرند که با یک واسط عایق از هم تفکیک شده‌اند. ارتباط بین لایه‌ها با اتصالات ویژه‌ای به نام tsv انجام می‌شود. اندازه‌ tsvها بسیار بزرگ‌تر از اندازه‌‌ گیت‌های منطقی است و همچنین، ساختن این نوع اتصالات بسیار پرهزینه است؛ بنابراین، ساختن تراشه‌های سه‌بعدی با شمار tsv کمتر، یکی از اهداف مهم در طراحی این تراشه‌هاست. پیاده‌سازی مدارهای منطقی دیجیتال روی تراشه‌های سه‌بعدی در سه مرحله‌ کلی انجام می‌شود؛ بخش‌بندی، جانشانی و مسیردهی. در این مقاله مرحله‌ بخش‌بندی و جانشانی با استفاده از الگوریتم فراابتکاری تبرید شبیه‌سازی‌شده یا sa انجام می‌شود که هدف اصلی این دو مرحله، کاهش تعداد tsvها و طول سیم به‌کاررفته در جانشانی بلوک‌های منطقی است. در این مقاله، یک نسخه‌ بهبودیافته از الگوریتم مسیریاب توسعه داده شده است که به‌صورت کارا سیم‌بندی لازم برای اتصال ماجول‌ها را ایجاد می‌کند. نتایج شبیه‌سازی مدارهای معیار mcnc نشان می‌دهند روند طراحی ارائه‌شده نسبت به روش‌های پیشین، بسیار کاراتر است. در روش بخش‌بندی ارائه‌شده نسبت به روش fsa، tsvها به اندازه‌ 6.15 درصد و زمان اجرا به میزان 27.79 درصد کاهش یافته‌اند. همچنین، در مقایسه با الگوریتم بخش‌بندی hmetis، به اندازه‌ 9.78 درصد کاهش در تعداد tsv ایجاد شده است. این میزان بهبود در حالی است که الگوریتم پیشنهادی به میزان 31.73 درصد سریع‌تر عمل می‌کند.

sa-based approach to implement digital systems on 3d integrated circuits

the 3d integrated circuit is emerged as a promising solution to integrate very largescale circuits on electronics chips. in such chips, several layers of silicon substrates are stacked which are separated by insulator interfaces. interconnection between two layers is realized using through silicon via (tsv). fabrication of tsvs is challenging due to their large size and complex process. consequently, the number of tsvs should be minimized in the circuit’s implementation. the 3d implementation consists of three main steps: partitioning, placement, and routing. in this paper, the first two steps are accomplished using the simulated annealingbased optimization approach wherein minimization of the number of tsvs and total wire length are considered the main objectives. in this paper, an improved version of the pathfinder method has been developed which would efficiently generate the necessary interconnections among circuit modules. the results of simulations on mcnc benchmark circuits show that the proposed method outperforms the previous stateoftheart methods in all aspects. in comparison with fsa, the number of tsvs is reduced by 6.15%, and the algorithm’s runtime is decreased by 27.79%. moreover, in comparison with the hmetis method, the number of tsvs is reduced by 9.78%, and the algorithm’s runtime is decreased by 31.73% .