طراحی و بهینه‌سازی یک تمام جمع‌کنندۀ تقریبی مبتنی بر ترانزیستورهای نانولولۀ کربنی و بررسی کاربرد آن در پردازش تصویر دیجیتال

با توجه به افزایش چشمگیر حجم داده‌های پردازشی و نیاز به سرعت بیشتر در پردازش آنها، به استفاده از روش‌های نوین در طراحی مدارهای دیجیتال توجه شده است. نظر به اهمیت مصرف توان در وسایل الکترونیکی، طراحی مدارهایی ضروری است که به کاهش مصرف توان، مساحت و نیز افزایش سرعت پردازنده‌ها منجر شود. استفاده از محاسبات تقریبی در کنار ترانزیستورهای نانولولۀ کربنی، یکی از روش‌های مطرح‌شده در این حوزه است. با توجه به اهمیت مدارهای جمع‌کننده در پردازنده‌های پردازش سیگنال دیجیتال، در این مقاله یک مدار تمام جمع‌کنندۀ تقریبی با استفاده از ترانزیستورهای cntfet مدل استنفورد 32 نانومتر طراحی شده که ازنظر پارامترهای توان، تاخیر، حاصل‌ ضرب توان در تاخیر و تعداد ترانزیستورها بهینه‌سازی شده است. مقایسۀ این مدار با مدارهای پیشنهادشده در سال‌های اخیر با استفاده از نرم‌افزار hspice انجام شده است. نتایج نشان دادند تاخیر طرح پیشنهادی دارای کمترین مقدار با بهبود حداکثر 87% در معیار حاصل ضرب توان در تاخیر است. همچنین نتایج شبیه‌سازی در خازن‌های بار، ولتاژهای تغذیه و تغییرات فرآیندی نشان‌دهندۀ عملکرد پذیرفتنی طرح پیشنهادی در شرایط گوناگون است. برای بررسی بهتر عملکرد تمام جمع‌کنندۀ پیشنهادی از کاربرد پردازشی مقاوم به خطای جمع تصاویر در نرم‌افزار متلب استفاده شده است.

Design and optimization of an Approximate Fulladder Based on CNTFETs and its application in image processing

Novel digital circuit design methods are vital due to the significant increase in data that requires fast processors. No doubt, power consumption is an essential factor in electronic devices. Hence, the design of lowpower, areaefficient, and highperformance circuits is crucial. Approximate computing as a promising method for designing efficient circuits in addition to applying CNTFETs can be an excellent solution for the concerns mentioned above. In this article, according to the full adder’s importance in DSP processors, a new approximate full adder based on 32nm Stanford CNTFET model is proposed and optimized in terms of power consumption, delay, PDP, and the number of transistors. HSPICE is applied to compare this new design with stateofart articles. The simulation results indicate that the proposed design has not only the least delay but also shows an 87% improvement in PDP achieved. Various simulations applying different load capacitors, supply voltages, and process variations demonstrate the acceptable functionality of proposed approximate fulladder in different situations. Image addition simulation using MATLAB is applied to assess the performance of the proposed design in a real errorresilient application.