طراحی و پیاده‌سازی رمزنگار aes در بستر fpga برای خطوط پرسرعت

الگوریتم رمزنگاری aes یکی از متداول‌ترین الگوریتم‌های رمزنگاری متقارن است. به‌علت قابلیت‌های این الگوریتم، آن را می‌توان بر روی بسترهای مختلفی ازجمله بـر روی بسـترهای سخـت‌افزاری نظیر fpga پیاده‌سازی کرد. همچنین به‌علت ساختار الگوریتم می‌توان مسیر داده را به‌صورت چرخشی و یا غیر چرخشی پیاده‌سازی نمود. ازآنجاکه بسته به کاربرد، استفاده از هریک از این دو معماری تاثیر فراوانی بر میزان گذردهی و میزان منابع مصرفی دارد، می‌بایست در طراحی توازنی میان این دو عامل همواره متناقض بـرقرار شود. همچنین ازآنجاکه در این الگوریتم قسمت sbox بخش بحرانی جهت دستیابی بـه این اهـداف است، ایـن مقاله به ارائه یک مدار ترکیبی به‌منظور پیاده‌سازی sbox استفاده‌شده در تبدل جای‌گشت بایت در الگوریتم aes و همچنین طراحی مسیر داده در این الگوریتم به‌صورت غیر چرخشی و با استفاده از تکنیک خط‌لوله می‌پردازد. نتایج حاصل در مرحله place & route نشان می‌دهد که معماری ارائه‌شده در این مقاله به‌میزان slices 3669 مصرف کرده و با بیشترین فرکانس پالس ساعت mhz 776/570 قادر است عمل کند بنابراین به گذردهی gbps 35/71 دست می‌یابد. این نتایج بر روی virtex 7 fpga (xc7v585t 3ff1157) و با استفاده از نرم‌افزار xilinx ise 14.2 به‌دست آمده است.