ارائه معماری سبک‌وزن برای رمز احراز اصالت‌شده colm و پیاده‌سازی آن روی بسترهای fpga و asic

طرح‌های رمزنگاری احرازاصالت‌شده دو سرویس محرمانگی و جامعیت را هم‌زمان فراهم می‌کنند. مسابقه سزار با هدف طراحی این رمزها در حال برگزاری است. یکی از معیارهای انتخاب طرح نهایی این مسابقه در کنار امنیت، عملکرد سخت‌افزاری کاندیداها در محیط‌های با منابع محدود است. در این مقاله برای اولین‌بار برای رمز احراز اصالت‌شده colm از دور نهایی مسابقه سزار، یک معماری سخت‌افزاری سبک‌وزن 8بیتی و سازگار با واسط برنامه‌نویسی کاربردی نسخه 2 ارائه شده‌است. به‌دلیل این‌که طرح colm از رمز aes به‌عنوان اولیه استفاده می‌کند، از معماری سبک‌وزن atomicaes سازگار شده با قوانین مسابقه سزار استفاده شده‌است. برای کاهش منابع سخت‌افزاری مصرفی از تکینک‌هایی مانند پیاده‌سازی یک هسته aes برای رمزنگاری/رمزگشایی طرح، به اشتراک‌گذاری ثبات‌ها و پیاده‌سازی دوبرابرکردن روی میدان (2128)gf با ساختار 8­بیت و ساختن ضرب‌های مرتبه بالاتر از آن، استفاده شده‌است. معماری پیشنهادی طرح colm روی بسترهای asic و fpga پیاده‌سازی شده‌است. این معماری برای دو بستر فوق مشابه بوده ولی از تکنیک‌های بهینه‌سازی نگاشت تکنولوژیکی برای هر بستر استفاده شده‌است. مقایسه نتایج این‌کار با پیاده‌سازی‌های پایه نشان می‌دهد که ناحیه مصرفی در fpga 62%، و در asic، 74% کاهش داشته‌است. هم‌چنین اختصاصی‌نمودن 2v api برای عرض داده 8بیت ناحیه مصرفی api را به‌ترتیب به میزان 8% و 6% روی بستر fpga و asic کاهش داده است.

Lightweight Architecture for COLM Authenticated Ciphers and Implementation on FPGA and ASIC

Authenticated encryption schemes provide both confidentiality and integrity services, simultaneously. The CAESAR competition is being held with the aim of designing this cipher. An important criterion for selecting the final portfolio, besides security, is the hardware performance of the candidate in the environments with limited resource. In this paper, for the first time for COLM authenticated ciphers from the final round of the CAESAR, an 8bit lightweight architecture have been presented, which is compatible with API v2. Since COLM scheme uses AES cipher as a primitive, lightweight architecture of AtomicAES has been selected and adopted according to the API rules. Furthermore, to reduce the area in the hardware implementation, several techniques are used, including implementing one AES core in the datapath, sharing of registers and implementation doubling on the GF (2128) with 8bit architecture for constructing the higherorder multipliers. Proposed architecture of COLM is implemented on ASIC and FPGA platforms. This architecture is similar in both platforms, but different technology mapping optimization techniques are used for each platform. Comparing the results with 128bit implementations shows that the area on FPGA and ASIC is reduced by 62% and 74%, respectively. Also, the customized API v2 for 8bit data width reduced the API area by 8% and 6% on the FPGA and ASIC platforms, respectively.