طراحی alu تحمل‌پذیر اشکال با روش جدید پیاده‌سازی کد برگر

واحد محاسبه و منطق از حساس‌ترین واحدهای سازنده یک پردازنده است که اکثر دستورهای یک پردازنده توسط این بخش انجام می‌شود. افزونگی زمانی یکی از مناسب‌ترین روش‌های مقابله با خطای گذرا است. در اغلب روش‌های افزونگی زمانی لازم است ابتدا خطا آشکار شود، بنابراین وجود مدارهای آزمون در کنار روش‌های افزونگی زمانی ضروری است. از بزرگ‌ترین ایرادهای مدارهای آزمون سربار سخت‌افزاری بالای این مدارها است که باعث می‌شود طراحان در طراحی مدارهای کوچک مجبور به استفاده از روش‌های غیرمعمول شوند. در این مقاله روش جدیدی برای پیاده‌سازی مدار چک کننده برگر ارائه‌شده است در این روش از مدارات حالت جریان جهت پیاده‌سازی کد برگر استفاده‌شده است که ویژگی‌های آن سرعت بالاتر و سخت‌افزار موردنیاز کمتر است. با توجه به نتایج توان مصرفی مدار پیشنهادی نسبت به مدار دیجیتال به‌طور متوسط تا حدود 51 درصد کاهش‌یافته است و سطح اشغالی مدار آزمون حالت جریان 74.3 درصد کمتر از سطح مصرفی مدار معادل دیجیتال است. به‌طور متوسط هزینه مدار برگر حالت جریان (حاصل‌ضرب توان مصرفی در تاخیر و سطح مصرفی)، 91 درصد کمتر از پیاده‌سازی برگر دیجیتال معادل است.

Fault Tolerant ALU Designing based on New Implementation of Berger Code

ALU is one of the most sensitive units of a processor, which most of the instructions of a processor are executed by this section. In most of the Architecture methods for mitigation of fault such as temporal redundancy, it is necessary to detect the errors first. Hardware overhead of test circuits is one of the most important disadvantages for testing small circuits which makes designers to use unusual methods in the design of small circuits. In this Article, a new implementation method for Berger code has been used to detect the error and compared with the previous method that is based on the Berger code. In the proposed method, the current mode circuits are employed to reduce the cost of the Berger code implementation. This circuit has higher speed and less hardware complexity than conventional implementations of Berger code. According to the result of this article, the Power of current mode Berger has been reduced at a rate of 51%, and the area of current mode Berger has been reduced at a rate of 74.3% and also the total cost of the Berger circuit (Power*Delay*Area) has been reduced at a rate of 91%.