حذف آفست در مقایسه‌کننده تک‌طبقه با سرعت مقایسه 800 میلیون نمونه برثانیه با روش تغییر آنالوگ ولتاژ بدنه ترانزیستورهای pmos

دراین مقاله، ساختار متداول مقایسه‌کننده‌های تک‌طبقه به‌گونه‌ای اصلاح شده است که آفست ترانزیستورهای ورودی بدون استفاده از آپ‌امپ کمکی بهره‌بالا، با دقت بسیار خوبی جبران می‌شود. تغییر از فاز پیش-تقویت به فاز لچ، با دستور سیگنال‌های آنالوگ با دامنه کوچک، از طریق بدنه ترانزیستورهای pmos در مسیر حلقه فیدبک مثبت و منفی میسر می‌شود؛ درنتیجه، تعداد سیگنال‌های دیجیتال که برای کنترل عملکرد مقایسه‌کننده به بخش آنالوگ منتقل می‌شوند، کاهش یافته و اثرات تزویجی سیگنال‌های دیجیتال در بخش آنالوگ لی‌اوت بهبود می‌یابد. مدار جدیدی برای افزایش قدرت درایو مقایسه‌کننده (تا چهار برابر معمول) ارائه شده است که با جبران بخش بزرگی از خازن مزاحم طبقات بعدی، امکان مقایسه در سرعت‌های بالاتر را نیز فراهم می‌کند. شبیه‌سازی‌های پس از لی‌اوت در شرایط سخت نشان می‌دهد که مقایسه‌کننده پیشنهادی می‌تواند اختلاف ولتاژ 1.5 میلی‌ولت را در تمام گوشه‌های پروسه و با حضور ولتاژ آفست ورودی 15 میلی‌ولت، در سرعت نمونه‌برداری 800 میلیون نمونه‌برثانیه، به‌درستی تشخیص دهد. آنالیز مونت‌کارلو در 100 تکرار مختلف، با انتخاب تصادفی ولتاژ آفست ورودی از توزیع گاوسین با مقدار 25 میلی ولت در 3σ نشان می‌دهد که انحراف معیار آفست ارجاع‌شده به ورودی به 150 میکروولت کاهش می‌یابد. کل توان‌مصرفی مقایسه‌کننده پیشنهادی 550 میکرووات در سرعت نمونه‌برداری 800 میلیون نمونه برثانیه است. نتایج شبیه‌سازی پس از لی‌اوت با استفاده از نرم‌افزار hspice و براساس نسخه bsim3v3 در مدل‌سازی ترانزیستورهای پروسه 0.18 میکرون ارائه شده‌اند.

Offset Cancellation in a 800MS/s Single-Stage Comparator by Analog Trimming on the Body Voltage of PMOS Devices

A novel methodology is proposed for offset cancellation in singlestage latched comparators at high comparison speeds. In contrast to the regular methods, highgain opamp is not required and the loop accuracy is enhanced by small variations on the body voltages of PMOS devices. Hence, the number of digital signals which are transferred to the analog section are reduced and digital coupling effects are considerably improved. A novel readout circuit is also proposed which compensates the parasitic capacitance of the next cell and quadruples the fanout of the comparator, consequently. WorstCase simulation results confirms that the proposed comparator can detect 1.5mVolts input difference, at all process corners, in presence of 15mVolts input offset voltage, at 800MS/s comparison rate. The MonteCarlo analysis for 100 iterations on input offset voltages shows that input referred offset would be improved to 150μV while was 25mVolts at 3σ before the correction. Power consumption is 0.55mW at 800MS/s comparison speed. PostLayout simulation results are presented using the BSIM3v3 model of a 0.18μm CMOS technology.