دومینو مبتنی بر مقایسه جریان ارتقاءیافته برای طراحی گیت‌های عریض توان پایین

در این مقاله یک مدار دومینو جدید برای کاهش توان مصرفی گیت‌های عریض بدون کاهش چشم‌گیر سرعت پیشنهاد می‌شود. در تکنیک مداری پیشنهادی از مقایسه جریان شبکه پایین‌کش با جریان مرجع جهت تولید خروجی مناسب استفاده می‌شود. بدین طریق دامنه تغییرات دو سر شبکه پایین‌کش کم شده و توان مصرفی کاهش می‌یابد. همچنین از یک ترانزیستور در حالت دیودی به‌صورت سری با شبکه پایین‌کش استفاده شده است تا جریان نشتی زیر آستانه کاهش و مصونیت در برابر نویز افزایش یابد. شبیه‌سازی گیت‌های or عریض با استفاده از نرم‌افزار hspice در فناوری 90 نانومتر cmos انجام شده است. نتایج شبیه‌سازی گیت‌های or 64 بیتی در تاخیر یکسان، 39% کاهش توان و 2.1 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دومینو استاندارد نشان می‌دهند.

Enhanced Current Comparison Based Domino for Design of Low Power Wide FanIn Gates

In this paper, a new domino circuit is proposed to reduce power consumption of wide fanin gates without considerable speed degradation. In the proposed domino circuit technique, current of the pulldown network is compared with a reference current to generate the proper output voltage. In this way, voltage swing of the pulldown network can be decreased to reduce power consumption. Moreover, a transistor in diode configuration is employed in series with the pulldown network to decrease the subthreshold leakage current and increase the noise immunity. Simulation of wide fanin OR gates are performed using HSPICE simulator in a 90nm CMOS technology model. Simulation results demonstrate 39% power reduction and 2.1× noiseimmunity improvement at the same delay compared to the standard domino circuit for 64bit OR gates.