طراحی بهینه رمزنگار aes برای ارتباطات رادیویی میدان بلادرنگ

با گسترش ارتباطات رادیویی، امینت اطلاعات در معرض تهدید قرار گرفت. رمزکننده‌ها برای کاهش خطرات ناشی از استفاده نادرست از ارتباطات رادیویی بکار گرفته‌شدند. البته رمزکننده‌هایی که سابقاً در این حوزه مورد استفاده قرار می‌گرفتند بسیار ضعیف بودند و به راحتی شکسته می‌شدند. یکی از الگوریتم‌های رمز‌‌ که اخیراً در سامانه‌های ارتباط رادیویی مورد استفاده قرار می‌گیرد، الگوریتم رمزaes  است. البته استفاده از این  الگوریتم در ارتباطات رادیویی به تازگی متداول شده است و سابقه طولانی ندارد. در این مقاله روش پیاده‌سازی معماری تکراری الگوریتم aes  مورد بررسی قرار می‌گیرد و یک روش جدید برای اجرای کدر و دیکدر الگوریتم aes بر روی سخت‌افزار واحد fpga  پیشنهاد می‌گردد. برای بررسی نتایج پیاده‌سازی هر دو روش، از سه نوع سخت‌افزار مختلف fpga  در دو حالت بهینه ‌شده برای سرعت و حجم استفاده ‌شده است. نتیجه پیاده سازی الگوریتم رمز  aesبه‌ روش پیشنهادی، افزایش گذر‌دهی، صرفه جویی در سخت‌افزار و انرژی مورد نیاز است.

Optimal Design of AES encryption for radio repeaters

With the advent and development of radio communication systems, security and data protection is highly exposed to challenges, threats and abuse. To reduce the damage of abusing radio communications and enhance their security, they should be used encrypted. Generally, encrypted communications used in the field are of conventional type and thus unreliable. One of the encryption algorithms currently used in radio communication systems is the AES cipher algorithm. The use of this algorithm in radio communications has recently become popular. Different ways to implement the AES algorithm are presented, three of which are explored in this paper and finally a new method for the AES algorithm on hardware of the department is recommended. To check the results of the implementation of three architectural styles, three different hardware systems have been employed in two optimized modes for speed and capacity. Architectures studied in this article include iterative, singlephase pipeline and fourphase pipeline architectures. Finally, a new method is proposed for iterative architecture and examined. AES cipher implementation result of the proposed method is required increased causeway, economy in hardware and energy.