طراحی و شبیه‌‌سازی یک ضرب‌‌‌کننده خازنی جدید با بایاس جریان تطبیقی و تکنیک گیت شبه‌‌شناور با ویژگی تنظیم‌‌پذیری الکترونیکی و خطینگی بالا برای کاربردهای زیست‌‌پزشکی

استفاده از ضرب کننده های خازنی در مدارهای مجتمع فرکانس پایین، تاثیر قابل توجه در کاهش مساحت تراشه دارد. در مدار پیشنهادی به منظور کاهش مقاومت معادل سری در طبقه ورودی از ساختار مبتنی بر دنبال کننده جریان بازگشتی استفاده شده است. استفاده از مدار کمکی جهت تطبیق جریان بایاس ترانزیستورها و اعمال سیگنال های لازم توسط تکنیک گیت شبه شناور به منظور کاهش توان مصرفی ایستا و افزایش خطینگی از دیگر ویژگی های مدار پیشنهادی است. همچنین جهت افزایش خطینگی از فیدبک منفی استفاده شده است تا ولتاژ لازم به گیت ترانزیستورهای نمونه بردار جریان اعمال شود. ضریب مقیاس گذاری k با روش فعال قابل تنظیم است. مقاومت ورودی پایین و مقاومت خروجی بالا و حداقل مساحت مدار پیشنهادی، از نتایج نظری و شبیه سازی مدار پیشنهادی است. مدار پیشنهادی در فناوری 0.18 میکرومتر و با تغذیه 0.8 ولت شبیه سازی شده است. نتایج نشان می دهد مدار پیشنهادی برای خازن معادل 204 پیکوفاراد با خازن پایه 1 پیکو فاراد، توانی معادل 850 نانووات مصرف می کند. به عنوان مثالی دیگر، برای تحقق خازن 101 پیکو فاراد با تغذیه و خازن پایه مذکور، ضرب کننده پیشنهادی، به مساحتی 6.3 بار کم تر و پهنای باند 23 بار بیشتر نسبت به fcf نیاز دارد که نشانگر افزایش صحت طرح پیشنهادی است. در مدار پیشنهادی، با حضور مدار تطبیق جریان با دامنه سیگنال 7 نانوآمپر در ورودی، دامنه سیگنال جریان خروجی 1510 نانو آمپر است؛ در حالی که جریان بایاس خروجی 100 نانوآمپر بوده و مقدار اعوجاج هارمونیکی 3.6 درصد است. مدار پیشنهادی دارای بیشترین ضریب شایستگی یعنی 48.823 مگاهرتز بر میکرووات است که معرف عملکرد بهتر نسبت به مدارهای گزارش شده قبلی است.

design and simulation of a new capacitance multiplier with adaptive current bias and quasi-floating gate technique with electronic tunability and high linearity for biomedical applications

employing capacitance multipliers in low-frequency integrated circuits has a significant effect on reducing the chip size area. the main idea behind the proposed circuit in this paper is to use a folded current follower (fcf) structure to effectively reduce the equivalent series resistance (esr) in the input stage. furthermore, using an auxiliary circuit to adapt the bias current of the transistors and applying the necessary signals by the quasi-floating gate technique (qfg), are other approaches employed to reduce the static power consumption while properly increasing the linearity of the proposed circuit, which can be considered as other benefits of the proposed approach. on the other hand, to improve the linearity, negative feedback is used and necessary voltage is applied to the gate of the transistors in the current sampler. the ldquo;k rdquo; coefficient can be adjusted by the active method. low input resistance and high output resistance as well as the reduced occupied silicon area are achieved based on the simulation results of the proposed circuit. the simulation results in 0.18 mu;m technology show that, with a 0.8 v power supply and base capacitor (cb=1 pf), for 850 nw power consumption, a capacitor equivalent to 204 pf is achieved in the proposed approach. as another example, to realize the 101 pf capacitor with the supply as mentioned above and base capacitor, the proposed multiplier requires 6.3 times less area and 23 times more bandwidth than fcf, which shows the increased accuracy of the proposed design. in the proposed circuit, in the presence of a current adaptive circuit with an input signal range of 7 na, the output current range is obtained as 1510 na, while the output bias current is 100na and the harmonic distortion value is obtained as 3.6%. the proposed circuit has the highest figure of merit 42.823 mhz/ mu;w, which shows superiority in overall performance in comparison with other reported designs.