طراحی حلقه قفل تاخیر کم نویز با استفاده از مدار پمپ بار متقارن

در این مقاله، مدار جدیدی برای بلوک پمپ بار (cp) برای کاربرد در حلقۀ قفل تاخیر ((dll طراحی و سپس با استفاده از نرم افزار 2008 ads بر مبنای فناوری µm 18/0tsmc cmosrf و ولتاژ تغذیۀ 8/1 ولت در سطح ترانزیستور شبیه سازی شده است. با استفاده از dll می توان هم زمانی دقیقی بین سیگنال های کلاک داخلی و خارجی ایجاد کرد. در این مقاله، حلقۀ قفل تاخیری شبیه‌سازی شده است که در آن به کمک مدار cp پیشنهادی مشکل عدم تطبیق جریان ها تا حد زیادی مرتفع شده و در نتیجه جیتر و خطای فاز استاتیکی در حد مطلوبی کاهش یافته است، به گونه ای که در نهایت جیتر موثر psec 7/3 در mhz920 حاصل گردید. در این حلقه، با وجود این که سیگنال‌های up و dn در هر دورۀ تناوب متناسب با ناحیۀ کور فعال هستند، اما جریان قابل توجهی در خروجی cp جاری نمی‌‌شود، زیرا در آن سیگنال‌های up و dn در محل منبع جریان قرار دارند و با روشن شدن هر کدام امکان انتقال جریان به خروجی مربوط به خودش در cp فراهم می‌شود. در عین حال، مانع انتقال جریان مربوط به کلید دیگری در صورت روشن شدن آن می‌شود.

Designing a Low-Noise Delay Locked Loop using Concurrent Charge-Pump

In this paper, a new circuit is proposed for charge pump for using in delay locked loop, and then simulated in ADS software in 0.18 μm TSMC CMOSRF technology with 1.8V in transistor level. By using DLL a precise synchronization can be performed through internal and external clocks. In this paper, based on introduced charge pump current mismatching can be solved and so the jitter will be decreased. Finally, 3.7psec effective jitter in 920MHz for DLL is accrued. In this loop while UP and DN in each duty cycle are proportional to dead zone, not considerable current is flow on the output of CP. Because the UP and DN signals are in current source and by switching each one, probability of following the current to the output will be provided. However, prevents current transition to other switch if turned on.