یک جمع کننده‌ دو بیتی موازی با سرعت بالا مبتنی بر فناوری ‌ترانزیستورهای نانو لوله کربنی جهت استفاده در واحدهای محاسباتی

در این مقاله یک جمع کننده‌ دو بیتی با طراحی یک ساختار موازی براساس تابع اقلیت و با استفاده از فناوری ترانزیستورهای نانو لوله کربنی پیشنهاد شده است. ترانزیستورهای نانو لوله کربنی‎(cnfet)‎‏ ویژگی ‏های قابل توجهی دارند؛ امکان داشتن چند سطح ولتاژ آستانه از مزایای ترانزیستورهای نانو لوله کربنی است که منجر به استفاده گسترده از آنها در طراحی مدارهای دیجیتال شده است. هدف ‏اصلی از طراحی مدار جمع کننده دو بیتی پیشنهادی کاهش تاخیر مسیر داده در مدارهای جمع کننده است. طرح پیشنهادی تاثیر مثبتی بر روی پارامترهای سرعت و توان مصرفی از طریق کوتاه کردن مسیر داده دارد‎.‎‏ به منظور ارزیابی طرح پیشنهادی شبیه سازی های متنوعی با استفاده ‏از نرم افزار ‏synopsys hspice‏ و با تکنولوژی ‏‎32nm cnfet‎‏ و ‏‎32nm cmos انجام شده است. مدار جمع کننده دو بیتی پیشنهادی با پنج ‏مدار جمع کننده دو بیتی دیگر که با استفاده از‎ ‎پنج سلول تمام جمع کننده مختلف پیاده سازی شده اند، در پارامترهای توان مصرفی، سرعت و حاصاضرب تاخیر در توان (‏power delay ‎product (pdp)‎‏) مقایسه شده است. جهت بررسی کارایی طرح های مختلف در مدارهای بزرگتر، مدارهای جمع کننده 4 بیتی و 8 بیتی شبیه سازی شده است. به دلیل کاهش مسیر داده بحرانی نتایج شبیه سازی ها کارایی بالاتر طرح پیشنهادی را با احترام به سایر طرح ها تائید می کند.

a high-speed dual-bit parallel adder based on carbon nanotube ‎fet technology for use in arithmetic units

in this paper, a dual-bit parallel adder (dbpa) based on minority function using carbon-nanotube field-effect transistor (cnfet) is proposed. the possibility of having several threshold voltage (vt) levels by cnfets leading to wide use of them in designing of digital circuits. the main goal of designing proposed dbpa is to reduce critical path delay in adder circuits. the proposed design positively effects the speed and power consumption parameters through data path shortening.  in order to evaluate the proposed design, several simulations are performed using synopsys hspice in 32nmcmos and 32nm cnfet technologies. proposed dbpa circuit with five other two-bit adder circuits implemented using five different full adder cells in power consumption, delay and power delay product (pdp) parameters has been compared. to evaluate the performance of different designs in larger circuits, 4-bit ripple carry adder (rca) and 8-bit rca have been simulated. based on obtained results, the proposed design is faster than other designs due to the data path shortening. the results of the simulations confirm the higher efficiency of the proposed design with respect to other designs.