طراحی مدار دیجیتال فوق کم توان برای دریافت و کدگشایی سیگنال فعالسازی گره های بیسیم در فناوری اینترنت اشیا

در این مقاله ساختاری جدید از آدرس دیکودرها (address decoder) بر مبنای فلیپ فلاپ (flip flop) برای بخش بیدارکننده سخت‌افزارهای بیسیم که با جذب انرژی محیط روشن نگاه داشته می شوند، ساختار پیشنهادشده برای آدرس دیکودر دیجیتال فوق کم‌توان در مقایسه با ساختار آدرس دیکودر دیجیتال متداول بسیار کم‌توان بوده و در سیستم‌هایی با طول آدرس بلندتر و نرخ داده بالاتر به همان میزان توان مصرفی پایین خواهد داشت. به‌منظور کاهش توان مصرفی، در ساختار پیشنهادی از مدار دیجیتال با ساختار ترتیبی و مدار‌های مقایسه‌گر و فعال‌گر و طراحی حالت خواب برای فلیپ فلاپ‌ها استفاده‌ شده است و میزان تاخیر فعال شدن فلیپ فلاپ‌ها جهت محاسبه‌ تاخیر در پاسخ‌دهی مدار بر اساس میزان توان ایستا ناشی از روشن بودن ماسفت‌ها بررسی می‌شود. شبیه‌سازی ساختارهای پیشنهادی بر اساس فناوری nm cmos 32 با ابزار شبیه‌سازی hspice نشان می‌دهد که در ساختارهایی با طول آدرس 64 بیت و نرخ داده ورودی 100 کیلوبیت بر ثانیه در مقایسه با ساختار متداول بیش از 90% کاهش توان مصرفی خواهیم داشت. همچنین مقایسه نتایج باکارهای مشابه و اضافه کردن بخش‌ گیرنده‌ی مخابراتی از کارهای مشابه کاهش 50% از توان مصرفی سیستم بیدارکننده را گزارش می‌دهد.

an ultra low power wake-up signal decoder for wireless nodes activation in internet of things technology

 this paper proposes a new structure for digital address decoders based on flip-flops with application in wake-up signal generators of wireless networks nodes. such nodes equipped with this device can be utilized in internet of things applications where the nodes are dependent on environment energy harvesting to survive for a long time. different parts in these wireless nodes should have an electrical circuit design with low energy consumption and our proposed address decoder used in the wake-up signal receiver can improve such systems. the proposed structure as a digital address decoder uses power much less than conventional digital address decoders. we showed that our device consumes power even more efficiently in systems with longer address lengths and higher input data rates. to reduce power consumption, the proposed structure uses a sequential architecture, comparator blocks, activation units and sleep mode design for flip-flops. flip-flops’ propagation delay is used to calculate the circuit total response delay which was conversely related to the power consumption of the design. static power of the device was limited by determining the essential active mosfets of the whole design and putting the others in the sleep mode. simulation of the both proposed and conventional structures were carried out in a 32nm cmos library in hspice and showed that for a structure with an address length of 64 bits and 100 kbps input data rate, we will have more than 90% reduction in power consumption compared to the state-of-the-art structures. comparing the results with similar tasks and adding a telecommunication receiver segment promises a 50% reduction in the total power consumption of the wake-up receiver of a complete iot device.