حافظۀ دسترسی تصادفی پویای جاسازی شده بر مبنای سلول بهره 5 ترانزیستوری، به‌صورت کم‌توان و با زمان نگهداری بالا در فناوری‌های فین‌فت کمتر از 22 نانومتر

در این مقاله، یک سلول gcedram 5 ترانزیستوری در فناوری فین‌فت ارائه می‌گردد. این حافظه، با به‌کارگیری هر دو نوع ترانزیستورهای نوع p و نوع n برای حذف اثر کوپلاژ خازنی، استفاده ترکیبی از ولتاژهای آستانه و نیز بهره‌گیری از اثر پشته جهت بهبود مصرف توان ایستا، طراحی شده است. به منظور دستیابی به زمان نگهداری بالا، از ترانزیستورهای کم‌توان در مسیر خرابی داده به صورت سری استفاده شده تا جریان نشتی عبوری از این مسیر به دلیل اثر پشته، کاهش یافته و مصرف توان ایستا کم شود. در نتیجه خرابی کندترِ داده‌های یک و صفر، زمان نگهداری داده بهبود یافته و بنابراین فرکانس نوسازی، توان نوسازی و توان نگهداری کاهش خواهد یافت. سلول پیشنهادی دارای ساختار نوین بوده و دارای بالاترین زمان نگهداری داده و کمترین توان ایستا و توان نگهداری در بین ساختارهای gcedram مشابه است؛ از این رو همزمان در طبقه‌بندی‌های فوق توان پایین و پرسرعت قرار دارد. سلول پیشنهادی در تمام ابعاد کمتر از 22 نانومتر و با استفاده از نرم‌افزار hspice شبیه‌سازی شده است و در گرۀ فناوری 20 نانومتر، نسبت به سلول 4 ترانزیستوری، در فناوری 28 نانومتر fdsoi، 195برابر زمان نگهداری، 80% کاهش مصرف توان ایستا و 48% کاهش مساحت را نشان می‌دهد.

Ultra-low-power FinFET-based 5T GC-eDRAM with High Retention Time in sub-22 nm

In this paper, we present a 5T GCeDRAM cell in FinFET technology. The memory structure is designed utilizing both p and ntype transistors to eliminate the clock feedthrough, multiple threshold voltages, and stack effect, thus lowering static power consumption. In the data path, a series of low power transistors are used to minimize the leakage current due to the stack effect. This allows achieving higher retention time and low static power consumption. The improved data retention time and reduced refresh frequency, refresh power, and retention power will be achieved, due to the slower failure of data 1 and 0. Our design has a new structure, high data retention time, as well as a low static and retention power among GCeDRAMs with similar structures. The cell is, therefore, simultaneously classified as ultralowpower and highspeed. Simulations of the proposed cell were performed at all dimensions less than 22 nm using the Hspice software. Compared to a 4T cell in 28 nm FDSOI technology, the proposed cell in 20 nm FinFET has 195 times higher DRT, 80% lower static power consumption, and 48% smaller cell area.