تکنیک ترانزیستورهای mos توزیع‌شده با قابلیت تسهیل پیاده‌سازی تطبیق پویای عناصر در مبدل دیجیتال به آنالوگ باینری 10 بیتی

عملکرد مبدل‌های دیجیتال به آنالوگ هدایت جریانی، بخاطر عدم انطباق طول و عرض ترانزیستورها و اختلاف ولتاژ آستانه و ولتاژ ارلی آنها که ناشی از خطای پروسه ساخت است، محدود می‌گردد. هر چند روش‌های مختلفی برای تعدیل خطاهای ناشی از عدم انطباق المانها وجود دارد، اما این خطا به طور کامل قابل حذف نیست. در این مقاله تکنیک ترانزیستورهای mos توزیع‌شده با قابلیت تسهیل پیاده‌سازی تطبیق پویای عناصر در مبدل دیجیتال به آنالوگ باینری ارائه شده است به نحوی که بدون نیاز به توان مصرفی بالا و پیچیدگی مداری زیاد امکان کاهش خطای ناشی از عدم انطباق ترانزیستورها و نیز خطای ناشی از تغییرات ولتاژ بار را فراهم آورده است. این تکنیک بر مبنای انتخاب تصادفی از میان تعداد معینی از بلوک‌های جریان واحد عمل می‌کند، برای تصادفی‌تر کردن هر چه بیشترکد تولیدی از یک مولد کد تصادفی و تمام جمع کننده به همراه رمزگشای 4 به 16 استفاده شده است. این تکنیک در ساختار مبدل دیجیتال به آنالوگ 10 بیتی باینری با تکنولوژی 180 نانو متر cmos پیاده‌سازی شده است، جریان lsb 500 نانوآمپر و ولتاژ تغذیه 1.8 ولت و توان مصرفی این مبدل mw14.6 و شاخص sfdr مبدل با شبیه‌سازی تحت نرم‌افزار cadence spectre 60.27 دسیبل به دست آمده است.

Distributed MOS Transistor Technique to Facilitate Dynamic Element Matching Implementation Capability in Low Power 10–Bit Binary Digital to Analog Converter

Performance of the current steering digital to analog converters are limited by transistors channel width and length mismatches and their Threshold and Early voltage variations due to fabrication process errors. Although there are several ways to reduce errors due to element mismatches, however these errors cannot be completely eliminated. In this paper, Distributed MOS Transistor Technique is utilized which facilitates Dynamic Element Matching implementation capability in Binary Digital to Analog Converter. The proposed technique reduces the errors due to element mismatches and also load voltage variations needless of high power consumption and complex circuitry. This technique operates based on random selection of unit current blocks among specific number of available current units. To make the generated code as random as possible, a random code generator, full adder and 4*16 decoder have been used. This technique is realized in a 10bit digital to analog converter with 180 nm CMOS technology. The LSB current is 500nA and supply voltage is 1.8v and the power consumption of this converter is 14.6 mW and SFDR of DAC is achieved 60.27 dB based on simulation result with Cadence Spectre software.