طراحی عنصر تاخیری برای مبدل های زمان به دیجیتال

طراحی عنصر تاخیری که یک بلوک کلیدی در مبدل‌های زمان به دیجیتال (tdc) می‌باشد، یک بخش چالش برانگیز در طراحی حلقه قفل فاز تمام دیجیتال (adpll) است. در این مقاله طراحی مدار یک عنصر تاخیری تازه ارایه می‌شود که زمان تاخیر انتشار را کاهش داده و متناسب با آن قدرت تفکیک مبدل زمان به دیجیتال را افزایش می‌دهد. افزون بر آن، حساسیت طرح پیشنهادی به ناهمسانی افزاره‌ها و تغییرات فرایند ساخت نسبت به طرح‌های موجود کمتر است. برای آزمودن و اثبات کارایی طرح جدید، یک مبدل زمان به دیجیتال 8 بیتی تازه طراحی شده است که از یک تقویت کننده زمانی قابل تنظیم استفاده می‌کند و به قدرت تفکیک زیر پیکوثانیه می‌رسد. با استفاده از یک مدار کالیبراسیون تغییرات بهره مربوط به تقویت کننده زمانی به کمتر از %1 کاهش یافته است. نتایج شبیه سازی مداری در فناوری μm cmos0/18 افزایش %35 در قدرت تفکیک مبدل و کاهش %20 در مصرف توان نسبت به طراحی‌های مرسوم را نشان می‌دهد.

Design of Delay Element for Time to Digital Converters

Design of the delay element, a key building block of the time to digital converters (TDCs), is a challenging part of the ADPLL design. Beside the analyzing different types of variable delay elements, a novel delay element design is proposed to minimize the propagation delay and increases resolution of the TDCs proportionally. In addition, sensitivity of the proposed design to mismatch and process variations is less than the conventional designs. To validate the effectiveness of the idea, a new 8bit TDC is designed which uses a tunable gain time amplifier (TA) and achieves the sub picosecond resolution. By utilizing a calibration circuit, the TA gain variation reduces to less than 1%. Simulation results in 0.18 μm CMOS technology show 35% reduction in TDC resolution and some 20% improvement in power consumption.