کاهش سخت‌افزار و توان نویز کوانتیزه در مدولاتورهای دلتا-سیگمای دیجیتال و پیاده سازی توسط زبان توصیف سخت‌افزار vhdl

در این مقاله یک ساختار جدید برای مدولاتور دلتاسیگمای دیجیتال پیشنهاد شده است، که علاوه بر کاهش سخت افزار مبتنی بر روش تودرتو، سطح توان نویز کوانتیزه خروجی و شاخک های موجود در آن نسبت به معماری های قبلی کاهش یافته است. به منظور کاهش تاخیر مدار، توان مصرفی و افزایش فرکانس بیشینه از جمع کننده های پایپ لاین و پرش رقم نقلی استفاده شده است. شبیه سازی ساختار پیشنهادی نشان می دهد که نویز کوانتیزهdb 15 نسبت به معماری مرسوم کاهش می یابد. همچنین نتایج پیاده سازی دیجیتال کاهش 20% سخت افزار، 15% توان مصرفی و افزایش 3 برابری فرکانس کاری بیشینه را گزارش می دهد.

Decrease in Hardware Consumption and Quantization Noise of Digital Delta-Sigma Modulators and Implementation by VHDL

A new structure is presented for digital deltasigma modulator (DDSM). Novel architecture decreases hardware consumption, output quantization noise and spurs in Comparison to previous architectures. In order to reduce the delay, power consumption and increase maximum working frequency, the pipelining technique and the carry skip adder are used. Simulation proposed architecture shows that the quantization noise is declined as 15dB compared to 13bit conventional thirdorder modulator. Furthermore, the results of digital implementation report significant reduction in the hardware consumption, the power consumption and increase 3 times in the maximum working frequency.